JP2805301B2 - Pseudo random noise code generator - Google Patents
Pseudo random noise code generatorInfo
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- JP2805301B2 JP2805301B2 JP8303387A JP8303387A JP2805301B2 JP 2805301 B2 JP2805301 B2 JP 2805301B2 JP 8303387 A JP8303387 A JP 8303387A JP 8303387 A JP8303387 A JP 8303387A JP 2805301 B2 JP2805301 B2 JP 2805301B2
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Description
【発明の詳細な説明】
A.産業上の利用分野
本発明はディジタルデータの擬似ランダム雑音符号発
生器に関する。
B.発明の概要
シフトレジスタ最終段出力（帰還信号出力）から、シ
フトレジスタ各段の入力（帰還信号入力）への帰還経路
において、他の符号発生器への帰還信号出力および他の
符号発生器からの帰還信号入力を兼用する入出力端子を
設け、帰還信号出力は３ステート出力とし、イネーブル
状態の時は外部への帰還信号出力および内部への帰還信
号入力を可能とし、ハイインピーダンス状態の時は、外
部からの帰還信号入力専用に機能する帰還回路を持つ擬
似ランダム雑音符号発生器。
カスケード接続時に、二つの符号発生器の前段の最終
段のフリップフロップと、後段の第１段目のフリップフ
ロップの間の帰還状態を決定するANDゲートおよび排他
的論理和（以下本明細書においてはEORと略記する。）
ゲートを、第１段目のフリップフロップの入力部に設
け、このANDゲートおよびEORゲートを利用し、適当な値
を設定することでシフトレジスタ最終段のフリップフロ
ップからシフトレジスタ初段のフリップフロップへの帰
還が符号発生器内部で可能となる。
C.従来の技術
符号の設定が可能で、IC化に適した擬似ランダム雑音
符号発生器として、例えば、特願昭第61−163088号に記
載され、第５図に示すようなものがある。第５図中、SR
1〜SRnはシフトレジスタを構成するフリップフロップ、
E1〜EnはEORゲート、G1〜Gnは上記フリップフロップに
初期値を与えるためのステアリングゲートである。
第５図の符号発生器では、符号設定のため、以下の
（ｉ）〜（iii）のデータを外部から与える必要があ
る。
（ｉ）フリップフロップの初期値
（ii）帰還状態
（iii）シフトレジスタの段数
上記（ｉ）のデータにより出力される符号の位相が、
上記（ii）のデータにより符号のパターンが、上記（ii
i）のデータにより符号の周期が制御できる。
第６図に、モジュラ型シフトレジスタによる擬似ラン
ダム雑音符号発生器の基本構成を示す。第６図中、A1〜
AN-1は上記（ii）のデータに相当し、「高」レベルの
時、シフトレジスタ最終段SRnからの帰還有り、「低」
レベルの時、帰還無しの状態が設定される。また、シフ
トレジスタの段数Ｎにより出力される符号の周期が決定
され、長周期符号を得るには、Ｎを大きくする必要があ
る。（例えばｍ系列符号の周期は2N−１である。）第５
図の符号発生器では、上記（iii）のデータによりマル
チプレクサでシフトレジスタの最終段を決定する（Ｎ≦
ｎの場合）。
ところで第５図の符号発生器の特長はIC化した場合で
も、複数をカスケード接続することで、容易に所望の長
周期符号が得られることである（Ｎ＞ｎの場合）。第７
図（ａ）に第１図の符号発生器を単独で使用する場合の
接続方法を、第７図（ｂ）にカスケード接続して使用す
る場合の接続方法を示す。
第５図の符号発生器において、CAS端子は、各ICのシ
フトレジスタｎ段目の出力、FB1端子は１段目への入力
端子である。また、FB0端子は各ICのシフトレジスタ各
段への帰還信号入力端子であり、FB2端子はマルチプレ
クサの出力、すなわち上記（iii）のデータで指定した
シフトレジスタ最終段の出力端子（以降、帰還信号出力
端子と呼ぶ）である。
したがって、CAS端子を次段のICのFB1端子へと接続し
ていくことで必要なだけシフトレジスタの段数を増すこ
とができる。また、FB2端子は３ステート出力になって
いるため、最終段のICのFB2端子以外を全てハイインピ
ーダンス状態にしておけば、第７図（ｂ）のnet3にシフ
トレジスタ最終段からの出力信号が得られる。これを各
ICのFB0端子に接続すれば、第６図の構成となり、長周
期符号の出力が可能となる。
D.発明が解決しようとする問題点
しかし、第５図の符号発生器では、カスケード接続を
可能にしたために、単独で使用する場合においても、第
７図（ａ）に示すように、外部配線が必要になるという
欠点があった。
本発明の目的は、ICを単独で使用する場合に、カスケ
ード接続用端子の外部接続を不要とし、また、カスケー
ド接続の方法を簡便化すること、およびピン数を削減す
ることを可能とする擬似ランダム雑音符号発生器を提供
することである。
E.問題点を解決するための手段
上記目的を達成するため、本発明の擬似ランダム雑音
符号発生器は、
ステアリングゲートに出力し、フリップフロップに擬
似ランダム雑音位相の初期値を設定する第１のラッチ手
段、
排他的論理和ゲートの一方の入力に出力し、EOR演算
の制御を行なう第１のANDゲート、
第２のラッチ手段からの出力に応じて上記第１のAND
ゲートの一方の入力に帰還状態制御信号を出力し、マル
チプレクサからの出力の帰還状態を制御する第４のラッ
チ手段、
上記第１のANDゲート、排他的論理和ゲート、ステア
リングゲートおよびフリップフロップをこの順に接続し
て成る構成単位の、複数組をカスケードに接続し、構成
されたモジュラ型シフトレジスタ、
上記各フリップフロップの出力が入力されるマルチプ
レクサ、
第３のラッチ手段の出力に応じて上記マルチプレクサ
に擬似ランダム雑音設定用データを与える第５のラッチ
手段、
各フリップフロップの初期状態、帰還状態およびその
最終段選択状態を指示するデータをそれぞれ上記第１、
第２および第３のラッチ手段へラッチ可能とするための
ラッチイネーブルパルスLEと擬似ランダム雑音符号発生
器を動作させるためのチップセレクト▲▼の二つの
信号を入力とする第２のANDゲートAND0、および
上記第２のANDゲートの出力を制御信号とし、二つの
選択信号SEL0,SEL1に応答して、上記第１、第２および
第３のラッチ手段を選択し、データ線から時分割でそれ
ぞれのラッチ手段にデータを入力するためのデマルチプ
レクサ回路
を含む擬似ランダム雑音符号発生器において、さらに
前記第５のラッチ手段のデータに応じて上記マルチプ
レクサが出力する前記擬似ランダム雑音信号を上記モジ
ュラ型シフトレジスタの各構成単位の第１のANDゲート
の他方の入力に帰還する帰還回路、を備えたことを要旨
とする。
F.作用
カスケード接続時に必要となる、ANDゲートおよびEOR
ゲートの位置を変更したために、帰還状態を設定するデ
ータの設定方法も変更する必要がある。従来方式では第
２図（ａ）のように、帰還状態設定用のデータを読み込
んでいたが、本発明の方式では同図（ｂ）のようにデー
タを１ビットシフトして読み込む。第２図（ａ）は従来
方式の帰還状態設定用データを示し、同図（ｂ）は本発
明の帰還状態設定用データを示す。Aiはモジュラ型シフ
トレジスタｉ＋１段目への帰還状態設定用データであ
り、「高」レベルで帰還有り、「低」レベルで帰還無し
を表わす。Ｈは「高」レベル、Ｘは無関係であることを
示す。
また、本発明の方式ではシフトレジスタ初段への帰還
状態設定データ、すなわち、初段のICのDAT0には必ず
「高」レベルを設定し、また、FBI端子は「低」レベル
に固定し、ANDc,Ecによりシフトレジスタ最終段の出力
をシフトレジスタ初段の入力に帰還できるようにする。
G.実施例
以下に、図面を参照しながら、実施例を用いて本発明
を一層詳細に説明するが、それらは例示に過ぎず、本発
明の枠を越えることなしにいろいろな変形や改良があり
得ることは勿論である。
第１図は本発明による擬似ランダム雑音符号発生器の
構成を示すブロック図、第３図は第１図に示す擬似ラン
ダム雑音符号発生器使用時の外部接続図である。
第１図中のFBI端子は、従来方式のFB1端子に相当し、
FB端子は、従来方式のFB0端子とFB2端子を兼ねた端子
である。
なお、第１図中の信号STB,▲▼,LE,SEL0,SEL1,▲
▼は夫々従来方式である特願昭61−163088号
（特公平７−48702号）に使用されている信号と同一の
ものである。STBはストローブパルスで、第１のラッチ
手段からの出力をステアリングゲートを介してフリップ
フロップに設定するために用いられる。▲▼はチッ
プセレクトパルス、LEはラッチenableパルスで、第２の
ANDゲートAND0を介してデマルチプレクサに入力され、
デマルチプレクサの制御信号SEL0,SEL1により対応する
ラッチ1,2,3を順次enableにする。▲▼はフ
ィードバックコントロール信号で、この信号とストロー
ブパルスSTBに応じてラッチ６がマルチプレクサをenabl
eにする。
第１図に示す、本発明の符号発生器の特徴は以下に示
す２点である。
（１）同じ符号発生器内の、前記帰還信号出力端子と前
記帰還信号入力端子を接続および併合することで、符号
発生器内部で直接信号の帰還を可能とし、またピン数を
削減した。またカスケード接続に対しては前記帰還信号
出力と帰還信号入力を電気的に切り離せるように、前記
帰還信号出力部を３ステート出力とした。すなわち、カ
スケード接続時においては、最終段の符号発生器以外は
全て、前記帰還信号出力をハイインピーダンス状態に
し、帰還信号入力専用端子として用いることが可能であ
る。
（２）モジュラ型シフトレジスタによる符号発生器をカ
スケード接続する場合、前段の符号発生器のｎ段目のフ
リップフロップと、次段の符号発生器の１段目のフリッ
プフロップの間にEORゲートおよび帰還の有無を指定す
るANDゲートを挿入する必要がある。従来方式ではこれ
をｎ段目のフリップフロップの出力部に装備し（第５図
En,ANDn）符号発生器を構成したが、本発明の方式で
は、これらを１段目の入力部に装備し（第４図Ec,AN
Dc）、符号発生器を構成している。
次に、本発明の符号発生器で第６図のモジュラ型シフ
トレジスタを構成する接続方法を説明する。モジュラ型
シフトレジスタを構成するには次の二つの条件が満たさ
れなければならない。
（ｉ）シフトレジスタ最終段のフリップフロップの出力
が、シフトレジスタ各段の帰還信号入力に入力されてい
ること、および
（ii）シフトレジスタ最終段のフリップフロップの出力
が、シフトレジスタ初段のフリップフロップの入力に入
力されていること。
a.単独で使用する場合
特徴（１）により、帰還信号出力をイネーブル状態に
すれば条件（ｉ）が満たされる。また、EORゲートの一
方入力を「低」レベルに固定した場合、出力にはもう一
方の入力の状態がそのまゝ出力されるという性質を利用
して、特徴（２）より、ANDcで帰還有りを指定し、Ecの
FBI側の入力を「低」レベルに固定すれば、条件（ii）
を満たすことができる。第４図（ａ）に帰還方法、
（ｂ）に等価回路を示す。すなわち単独で使用する場合
に、カスケード接続用の端子同士を外部で接続する必要
がない。
b.カスケード接続で使用する場合、
特徴（１）により、カスケード接続する最終段の符号
発生器の帰還信号出力部だけをイネーブルの状態にし、
その他の符号発生器の帰還信号出力部は全てハイインピ
ーダンスの状態にし、これらを全て接続すれば全ての符
号発生器に最終段の符号発生器からの帰還信号が入力さ
れるので、条件（ｉ）が満たされる。また、カスケード
接続の初段の符号発生器のANDcゲート、Ecゲートについ
て単独で使用する場合と同じ設定を行なえば条件（ii）
を満たすことができる。
第３図（ａ）に本発明の擬似ランダム雑音符号発生器
を単独で使用する場合の外部結線方法を、第３図（ｂ）
にカスケード接続で使用する場合の外部結線方法を示
す。
第４図（ａ）は本発明による擬似ランダム雑音符号発
生器のシフトレジスタ最終段から初段への信号の帰還方
法を示し、同図（ｂ）はその等価回路を示す。
H.発明の効果
以上説明した通り、本発明によれば、符号発生器を単
独で使用するとき、外部結線が不要になり、簡便なカス
ケード接続方法が実現でき、ピン数が削減されるという
利点が得られる。The present invention relates to a digital data pseudo-random noise code generator. B. Summary of the Invention In a feedback path from the output (feedback signal output) of the last stage of the shift register to the input (feedback signal input) of each stage of the shift register, a feedback signal output to another code generator and another code generator are provided. Input / output terminal that also serves as a feedback signal input from the device is provided. The feedback signal output is a 3-state output. When enabled, it enables external feedback signal input and internal feedback signal input. Is a pseudo-random noise code generator having a feedback circuit that functions exclusively for external feedback signal input. At the time of cascade connection, an AND gate and an exclusive OR (hereinafter, referred to in the present specification) determine a feedback state between the last flip-flop in the preceding stage of the two code generators and the first flip-flop in the succeeding stage. Abbreviated as EOR.)
A gate is provided at the input of the first-stage flip-flop, and by using the AND gate and the EOR gate to set an appropriate value, the flip-flop of the last stage of the shift register to the flip-flop of the first stage of the shift register is provided. Feedback is possible inside the code generator. C. Prior Art A pseudo-random noise code generator which can set a code and is suitable for IC implementation is described in, for example, Japanese Patent Application No. 61-163088, as shown in FIG. In Fig. 5, SR
1 to SR n are flip-flops constituting a shift register,
E 1 to E n is the EOR gate, G 1 ~G n is steering gate for providing an initial value to the flip-flop. In the code generator shown in FIG. 5, the following data (i) to (iii) need to be externally supplied for code setting. (I) the initial value of the flip-flop (ii) the feedback state (iii) the number of stages of the shift register The phase of the code output by the data of (i) is
According to the data of the above (ii), the code pattern is
The code cycle can be controlled by the data of i). FIG. 6 shows a basic configuration of a pseudo random noise code generator using a modular shift register. In FIG. 6, A 1-
A N-1 corresponds to the data of the (ii), when the "high" level, there feedback from the shift register final stage SR n, "low"
At the level, no feedback is set. Further, the cycle of the output code is determined by the number N of stages of the shift register, and it is necessary to increase N in order to obtain a long cycle code. (For example, the period of the m-sequence code is 2 N -1.)
In the code generator shown in the figure, the final stage of the shift register is determined by the multiplexer based on the data of (iii) (N ≦
n). The feature of the code generator shown in FIG. 5 is that a desired long-cycle code can be easily obtained by connecting a plurality of cascades even in the case of an IC (N> n). Seventh
FIG. 7A shows a connection method when the code generator shown in FIG. 1 is used alone, and FIG. 7B shows a connection method when the code generator is used in cascade connection. In the code generator of FIG. 5, the CAS terminal is the output of the nth stage of the shift register of each IC, and the FB1 terminal is the input terminal to the first stage. The FB0 terminal is a feedback signal input terminal to each stage of the shift register of each IC, and the FB2 terminal is the output of the multiplexer, that is, the output terminal of the last stage of the shift register specified by the data in (iii) above (hereinafter, the feedback signal Output terminal). Therefore, by connecting the CAS terminal to the FB1 terminal of the IC at the next stage, the number of stages of the shift register can be increased as necessary. Also, since the FB2 terminal is a three-state output, if all the components other than the FB2 terminal of the final stage IC are in a high impedance state, the output signal from the final stage of the shift register is output to net3 in FIG. 7B. can get. This
If the connection is made to the FB0 terminal of the IC, the configuration shown in FIG. D. Problems to be Solved by the Invention However, in the code generator of FIG. 5, since the cascade connection is enabled, even when used alone, as shown in FIG. However, there was a disadvantage that the An object of the present invention is to eliminate the need for external connection of a cascade connection terminal when using an IC alone, to simplify the cascade connection method, and to reduce the number of pins. It is to provide a random noise code generator. E. Means for Solving the Problems In order to achieve the above object, a pseudorandom noise code generator according to the present invention provides a pseudorandom noise code generator which outputs to a steering gate and sets an initial value of a pseudorandom noise phase in a flip-flop. Latch means, a first AND gate for outputting to one input of an exclusive OR gate to control EOR operation, and the first AND gate according to the output from the second latch means
A fourth latch means for outputting a feedback state control signal to one input of the gate and controlling the feedback state of the output from the multiplexer; the first AND gate, the exclusive OR gate, the steering gate and the flip-flop; A modular shift register constructed by connecting a plurality of sets of constituent units connected in order in a cascade, a multiplexer to which the output of each of the flip-flops is input, and a multiplexer to which the output of the third latch means is connected. Fifth latch means for providing pseudo-random noise setting data, data indicating an initial state, a feedback state, and a final-stage selection state of each flip-flop are stored in the first and second stages, respectively.
A second AND gate AND0 that receives two signals, a latch enable pulse LE for enabling latching by the second and third latch means and a chip select ▲ ▼ for operating the pseudo random noise code generator; And using the output of the second AND gate as a control signal, selecting the first, second and third latch means in response to the two select signals SEL0 and SEL1, respectively, A pseudo-random noise code generator including a demultiplexer circuit for inputting data to a latch means, further comprising the pseudo-random noise signal output from the multiplexer in accordance with the data of the fifth latch means; And a feedback circuit that feeds back to the other input of the first AND gate of each structural unit. F. Action AND gate and EOR required for cascade connection
Since the position of the gate has been changed, the method of setting data for setting the feedback state also needs to be changed. In the conventional method, the data for setting the feedback state is read as shown in FIG. 2A, but in the method of the present invention, the data is shifted by 1 bit and read as shown in FIG. 2B. FIG. 2A shows feedback state setting data of the conventional system, and FIG. 2B shows feedback state setting data of the present invention. A i is feedback state setting data to the modular type shift register i + 1 stage, and “high” level indicates feedback, and “low” level indicates no feedback. H indicates "high" level, X indicates irrelevant. In the method of the present invention, the feedback state setting data to the first stage of the shift register, that is, DAT0 of the first stage IC is always set to the “high” level, and the FBI terminal is fixed at the “low” level, and AND c , to allow feeding the output of the shift register final stage to the input of the shift register stage by E c. G. Examples Hereinafter, the present invention will be described in more detail by way of examples with reference to the drawings, but these are merely examples, and various modifications and improvements can be made without departing from the scope of the present invention. Of course, this is possible. FIG. 1 is a block diagram showing the configuration of a pseudo random noise code generator according to the present invention, and FIG. 3 is an external connection diagram when the pseudo random noise code generator shown in FIG. 1 is used. The FBI terminal in FIG. 1 corresponds to the FB1 terminal of the conventional method,
The FB terminal is a terminal that also serves as the FB0 terminal and the FB2 terminal in the conventional method. The signals STB, ▲ ▼, LE, SEL0, SEL1, ▲ in FIG.
The symbols ▼ are the same as the signals used in Japanese Patent Application No. 61-163088 (Japanese Patent Publication No. 7-48702), which is a conventional method. STB is a strobe pulse which is used to set an output from the first latch means to a flip-flop via a steering gate. ▲ ▼ is the chip select pulse, LE is the latch enable pulse, the second
Input to the demultiplexer via AND gate AND0,
The corresponding latches 1, 2, and 3 are sequentially enabled by the control signals SEL0 and SEL1 of the demultiplexer. ▲ ▼ is a feedback control signal, and the latch 6 enables the multiplexer according to this signal and the strobe pulse STB.
e. The features of the code generator of the present invention shown in FIG. 1 are the following two points. (1) By connecting and merging the feedback signal output terminal and the feedback signal input terminal in the same code generator, the signal can be directly fed back inside the code generator and the number of pins is reduced. Further, for the cascade connection, the feedback signal output section has a three-state output so that the feedback signal output and the feedback signal input can be electrically separated. That is, at the time of cascade connection, it is possible to set the feedback signal output to a high impedance state and use it as a feedback signal input-only terminal, except for the last-stage code generator. (2) When a code generator using a modular shift register is cascaded, an EOR gate and an EOR gate are provided between the n-th flip-flop of the preceding code generator and the first flip-flop of the next-stage code generator. It is necessary to insert an AND gate that specifies the presence or absence of feedback. In the conventional system, this is provided at the output of the n-th stage flip-flop (FIG. 5).
(E n , AND n ) code generators are constructed, but in the method of the present invention, these are provided at the first stage input section (FIG. 4 E c , AN
D c ), constituting a code generator. Next, a description will be given of a connection method for forming the modular shift register of FIG. 6 using the code generator of the present invention. To construct a modular shift register, the following two conditions must be satisfied. (I) the output of the flip-flop of the last stage of the shift register is input to the feedback signal input of each stage of the shift register; and (ii) the output of the flip-flop of the last stage of the shift register is the flip-flop of the first stage of the shift register. Must be entered in the input. a. When used alone According to the feature (1), the condition (i) is satisfied if the feedback signal output is enabled. Further, when fixing the one input of the EOR gate to "low" level, the output by utilizing the property that the state of the other input being the orゝoutput from the feature (2), the feedback in the AND c Specify Yes and E c
If the input on the FBI side is fixed at the “low” level, condition (ii)
Can be satisfied. FIG. 4 (a) shows the return method,
(B) shows an equivalent circuit. That is, when used alone, there is no need to externally connect terminals for cascade connection. b. When used in cascade connection, according to the feature (1), only the feedback signal output section of the last-stage code generator to be cascaded is enabled,
The feedback signal output units of the other code generators are all set to a high impedance state, and if all of them are connected, the feedback signal from the last code generator is input to all the code generators. Is satisfied. Also, if the same setting is used for the AND c gate and E c gate of the first-stage code generator of the cascade connection, the condition (ii)
Can be satisfied. FIG. 3 (a) shows an external connection method when the pseudo random noise code generator of the present invention is used alone, and FIG. 3 (b)
Shows the external connection method when using in cascade connection. FIG. 4 (a) shows a feedback method of a signal from the last stage to the first stage of the shift register of the pseudo random noise code generator according to the present invention, and FIG. 4 (b) shows an equivalent circuit thereof. H. Effects of the Invention As described above, according to the present invention, when the code generator is used alone, external connection is not required, a simple cascade connection method can be realized, and the number of pins is reduced. Is obtained.
【図面の簡単な説明】
第１図は本発明による擬似ランダム雑音符号発生器の構
成を示すブロック図、第２図はｍ個の符号発生器をカス
ケード接続した場合の帰還状態設定データを示す図、第
３図は第１図に示す擬似ランダム雑音符号発生器使用時
の外部接続図、第４図は本発明による擬似ランダム雑音
符号発生器のシフトレジスタ最終段から初段への信号の
帰還方法を示す図、第５図は従来の擬似ランダム雑音符
号発生器のブロック図、第６図はモジュラ型シフトレジ
スタによる擬似ランダム雑音符号発生器の基本構成図、
第７図は第５図の擬似ランダム雑音符号発生器使用時の
外部接続図である。BRIEF DESCRIPTION OF THE DRAWINGS FIG. 1 is a block diagram showing a configuration of a pseudo-random noise code generator according to the present invention, and FIG. 2 is a diagram showing feedback state setting data when m code generators are cascaded. FIG. 3 is an external connection diagram when the pseudo-random noise code generator shown in FIG. 1 is used, and FIG. 4 is a signal feedback method from the last stage to the first stage of the shift register of the pseudo-random noise code generator according to the present invention. FIG. 5 is a block diagram of a conventional pseudo random noise code generator, FIG. 6 is a basic configuration diagram of a pseudo random noise code generator using a modular shift register,
FIG. 7 is an external connection diagram when the pseudo random noise code generator of FIG. 5 is used.
───────────────────────────────────────────────────── フロントページの続き (56)参考文献 特開 昭61−280135（ＪＰ，Ａ) 特開 昭60−176322（ＪＰ，Ａ) 特開 昭60−182816（ＪＰ，Ａ) 特開 昭61−280134（ＪＰ，Ａ) 特開 昭63−132519（ＪＰ，Ａ) (58)調査した分野(Int.Cl.6，ＤＢ名) H03K 3/84 H04J 13/00──────────────────────────────────────────────────続 き Continuation of the front page (56) References JP-A-61-280135 (JP, A) JP-A-60-176322 (JP, A) JP-A-60-182816 (JP, A) JP-A 61-280816 280134 (JP, A) JP-A-63-132519 (JP, A) (58) Fields investigated (Int. Cl. 6 , DB name) H03K 3/84 H04J 13/00
Claims (1)
ップに擬似ランダム雑音位相の初期値を設定する第１の
ラッチ手段、 （ｂ）排他的論理和ゲートの一方の入力に出力し、EOR
演算の制御を行なう第１のANDゲート、 （ｃ）第２のラッチ手段からの出力に応じて上記第１の
ANDゲートの一方の入力に帰還状態制御信号を出力し、
マルチプレクサからの出力の帰還状態を制御する第４の
ラッチ手段、 （ｄ）上記第１のANDゲート、排他的論理和ゲート、ス
テアリングゲートおよびフリップフロップをこの順に接
続して成る構成単位の、複数組をカスケードに接続し、
構成されたモジュラ型シフトレジスタ、 （ｅ）上記各フリップフロップの出力が入力されるマル
チプレクサ、 （ｆ）第３のラッチ手段の出力に応じて上記マルチプレ
クサに擬似ランダム雑音設定用データを与える第５のラ
ッチ手段、 （ｇ）各フリップフロップの初期状態、帰還状態および
その最終段選択状態を指示するデータをそれぞれ上記第
１、第２および第３のラッチ手段へラッチ可能とするた
めのラッチイネーブルパルスLEと擬似ランダム雑音符号
発生器を動作させるためのチップセレクト▲▼の二
つの信号を入力とする第２のANDゲートAND0、および （ｈ）上記第２のANDゲートの出力を制御信号とし、二
つの選択信号SEL0,SEL1に応答して、上記第１、第２お
よび第３のラッチ手段を選択し、データ線から時分割で
それぞれのラッチ手段にデータを入力するためのデマル
チプレクサ回路 を含む擬似ランダム雑音符号発生器において、さらに （ｉ）前記第５のラッチ手段のデータに応じて上記マル
チプレクサが出力する前記擬似ランダム雑音信号を上記
モジュラ型シフトレジスタの各構成単位の第１のANDゲ
ートの他方の入力に帰還する帰還回路、 を含むことを特徴とする擬似ランダム雑音符号発生器。(57) [Claims] (A) first latch means for outputting to a steering gate and setting an initial value of a pseudo-random noise phase in a flip-flop; (b) outputting to one input of an exclusive OR gate;
A first AND gate for controlling the operation, (c) the first AND gate according to the output from the second latch means
Outputs a feedback state control signal to one input of the AND gate,
Fourth latch means for controlling the feedback state of the output from the multiplexer; (d) a plurality of sets of constituent units formed by connecting the first AND gate, exclusive OR gate, steering gate and flip-flop in this order Connected in cascade,
(E) a multiplexer to which the output of each of the flip-flops is input; (f) a fifth which supplies pseudo-random noise setting data to the multiplexer according to the output of the third latch means. (G) a latch enable pulse LE for enabling data indicating an initial state, a feedback state, and a final stage selection state of each flip-flop to be respectively latched by the first, second and third latch means. And a second AND gate AND0 receiving two signals of chip select ▲ ▼ for operating the pseudo random noise code generator, and (h) an output of the second AND gate as a control signal, In response to the selection signals SEL0 and SEL1, the first, second and third latch means are selected, and the respective latch means are time-shared from the data lines. A pseudo-random noise code generator including a demultiplexer circuit for inputting the data, further comprising: (i) the pseudo-random noise signal output from the multiplexer in accordance with the data of the fifth latch means; A feedback circuit that feeds back to the other input of the first AND gate of each constituent unit of the register.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8303387A JP2805301B2 (en) | 1987-04-06 | 1987-04-06 | Pseudo random noise code generator |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8303387A JP2805301B2 (en) | 1987-04-06 | 1987-04-06 | Pseudo random noise code generator |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS63250210A JPS63250210A (en) | 1988-10-18 |
| JP2805301B2 true JP2805301B2 (en) | 1998-09-30 |
Family
ID=13790913
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP8303387A Expired - Lifetime JP2805301B2 (en) | 1987-04-06 | 1987-04-06 | Pseudo random noise code generator |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2805301B2 (en) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5111416A (en) * | 1989-02-20 | 1992-05-05 | Clarion Co., Ltd. | Pseudo random noise code generator for selectively generating a code or its mirror image from common data |
| JPH07154214A (en) * | 1993-11-26 | 1995-06-16 | Nec Corp | Digital signal processing circuit |
Family Cites Families (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS60176322A (en) * | 1984-02-22 | 1985-09-10 | Omron Tateisi Electronics Co | M sequence code generator |
| JPS60182816A (en) * | 1984-02-29 | 1985-09-18 | Omron Tateisi Electronics Co | M series code generator |
| JPS61280135A (en) * | 1985-06-05 | 1986-12-10 | Clarion Co Ltd | M series code generator in spread spectrum communication system |
-
1987
- 1987-04-06 JP JP8303387A patent/JP2805301B2/en not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPS63250210A (en) | 1988-10-18 |
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