JP2793212B2 - Current mirror circuit - Google Patents
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Description
【発明の詳細な説明】 ［発明の目的］ （産業上の利用分野） この発明は、集積回路を得るのに有効な電流ミラー回
路に関する。DETAILED DESCRIPTION OF THE INVENTION [Object of the Invention] (Field of Industrial Application) The present invention relates to a current mirror circuit effective for obtaining an integrated circuit.
（従来の技術） 集積回路用の電流ミラー回路として、従来第２図に示
すような回路が開発されている。(Prior Art) As a current mirror circuit for an integrated circuit, a circuit as shown in FIG. 2 has been conventionally developed.
PNPトランジスタQ21とPNPトランジスタQ22とは、ベー
スが共通接続され、またそれぞれのエミッタは抵抗R21,
R22を介して電源ライイン21に接続されている。そしてP
NPトランジスタQ23のエミッタが抵抗R23を介してトラン
ジスタQ21のベースに接続され、またベースがトランジ
スタQ21のコレクタに接続されていることにより、第１
の電流ミーラー回路を構成している。この基本回路は、
トランジスタQ21のコレクタが入力端、トランジスタQ22
のコレクタが出力端として用いられ、トランジスタQ21
のコレクタと接地ライン22との間に接続された電源23か
ら入力電流が供給される。The bases of the PNP transistor Q21 and the PNP transistor Q22 are connected in common, and the respective emitters are connected to the resistors R21 and R21.
It is connected to the power supply line 21 via R22. And P
Since the emitter of the NP transistor Q23 is connected to the base of the transistor Q21 via the resistor R23 and the base is connected to the collector of the transistor Q21, the first
Of the current mirrorer circuit. This basic circuit is
The collector of transistor Q21 is the input end, transistor Q22
Of the transistor Q21
An input current is supplied from a power supply 23 connected between the collector of the power supply and the ground line 22.
ここで、トランジスタQ23のコレクタは、ダイオードQ
24と抵抗R24を介して接地ライン22に接続され、またNPN
トランジスタQ25のベースに接続さている。トランジス
タQ25のエミッタは抵抗Ｒを介して接地ライン22に接続
されコレクタは、トランジスタQ22のベースに接続さ
れ、第２の電流ミラー回路を構成している。Here, the collector of the transistor Q23 is a diode Q
24 and resistor R24 to ground line 22
It is connected to the base of transistor Q25. The emitter of the transistor Q25 is connected to the ground line 22 via the resistor R, and the collector is connected to the base of the transistor Q22, forming a second current mirror circuit.
第２の電流ミラー回路は、トランジスタQ23のコレク
タに流れる電流Ic（Q24）が入力電流となり、トランジ
スタQ25のコレクタに流れる電流Ic（Q25）が出力電流で
ある。この電流Ic（Q25）が帰還電流となり、入力電流I
inと第１の電流ミラー回路の出力電流との電流バラン
スの補償を行なっている。また、トランジスタQ21のベ
ースとコレクタ間には補償容量C21が接続されており、
前記帰還電流に対する積分補正を行ない、不要な変動を
押えている。In the second current mirror circuit, the current Ic (Q24) flowing to the collector of the transistor Q23 is an input current, and the current Ic (Q25) flowing to the collector of the transistor Q25 is an output current. This current Ic (Q25) becomes the feedback current and the input current I
The current balance between in and the output current of the first current mirror circuit is compensated. Further, a compensation capacitor C21 is connected between the base and the collector of the transistor Q21,
Unnecessary fluctuations are suppressed by performing integral correction on the feedback current.
上記した電流ミラー回路において、トランジスタQ23
のエミッタに流れる電流をI E（Q23）とすると、第２の
電流８ミラー回路の入力端に流れる電流Ic（Q24）は、 Ic（Q24）＝｛βp/（１＋βｐ）｝I E（Q23） …（１） と表わされる。ここでβｐは、PNPトランジスタの電流
増幅率である。In the current mirror circuit described above, the transistor Q23
Let IE (Q23) be the current flowing through the emitter of the current Ic (Q24) = Ic (Q24) = {βp / (1 + βp)} IE (Q23). 1) Here, βp is the current amplification factor of the PNP transistor.
ここで、第２の電流ミラー回路の電流ミラー比をｎと
し、この電流ミラー回路の出力電流Ic（Q25）を求める
と、 Ic（Q25）＝｛βp/（１＋βｐ）｝・ｎ・I E（Q23） …（２） となり、これが電流の帰還量である。Here, assuming that the current mirror ratio of the second current mirror circuit is n and the output current Ic (Q25) of this current mirror circuit is obtained, Ic (Q25) = {βp / (1 + βp)} · n · IE (Q23 ) (2) This is the amount of current feedback.
一方、第１の電流ミラー回路の入力出力特性は、入力
電流をI in、出力電流をI0とし、電流ミラー比をｍ（2
1）とすると、 と表わせる。On the other hand, the input / output characteristics of the first current mirror circuit are such that the input current is I in, the output current is I 0, and the current mirror ratio is m (2
1) Can be expressed as
上記の（３）式からわかるように、ｎを大きくする
と、β補償効果は高まり電流増幅率がよくなり、電流の
帰還量が増大する。しかし電流帰還量が大きいと、それ
だけ容量C21を大きくしなければならない。容量C21が大
きくなると、ICチップ上で電流ミラー回路を実現する上
で支障となる。As can be seen from the above equation (3), when n is increased, the β compensation effect is increased, the current amplification factor is improved, and the amount of current feedback is increased. However, if the amount of current feedback is large, the capacitance C21 must be increased accordingly. When the capacitance C21 becomes large, it becomes difficult to realize a current mirror circuit on an IC chip.
（発明が解決しようとする課題） 上記した従来の電流ミラー回路によると、β補償効果
を良くすると、補償容量として大きなものが必要とな
り、集積化する上で不利になるという問題がある。(Problem to be Solved by the Invention) According to the conventional current mirror circuit described above, if the β compensation effect is improved, a large compensation capacitance is required, which is disadvantageous in integration.
そこでこの発明は、β補償効果を良くする設計を行な
っても、補償容量が増大することがなくIC化に有利な電
流ミラー回路を提供することを目的とする。Accordingly, it is an object of the present invention to provide a current mirror circuit that is advantageous in implementing an IC without increasing the compensation capacitance even if a design for improving the β compensation effect is performed.
［発明の構成］ （課題を解決するための手段） この発明は、第１の電流ミラー回路と、この第１の電
流ミラー回路の入力端に，ベースが接続され，該第１の
電流ミラー回路を構成する入力トランジスタと同じ極性
であって，エミッタは該入力トランジスタのベースに接
続された第１のトランジスタと、前記第１の電流ミラー
回路の入力端に，ベースが接続され，該第１の電流ミラ
ー回路を構成する入力トランジスタと同じ極性であっ
て，コレクタは該入力トランジスタのベースに接続され
た第２のトランジスタと、この第２のトランジスタの電
流出力端にコレクタを前記第１のトランジスタの電流出
力にエミッタ接続し、そのベース同士を共通接続すると
ともに電流出力端をそれぞれ接地した第３及び第４のト
ランジスタと、前記第１のトランジスタのベースと前記
入力トランジスタのベース間に接続した補償容量とを備
え、電流帰還量を押えて、回路全体のループゲインを下
げるものである。[Means for Solving the Problems] The present invention relates to a first current mirror circuit, and a base connected to an input terminal of the first current mirror circuit, wherein the first current mirror circuit is provided. Having the same polarity as that of the input transistor, the emitter of which is connected to the base of the first transistor connected to the base of the input transistor, and the base of which is connected to the input terminal of the first current mirror circuit. The second transistor has the same polarity as the input transistor constituting the current mirror circuit, has a collector connected to the base of the input transistor, and has a collector connected to the current output terminal of the second transistor. A third transistor and a fourth transistor each having an emitter connected to a current output, having their bases connected in common, and having a current output terminal grounded, and And a compensation capacitor connected between the bases of said input transistors of Njisuta, pressing the current feedback amount, is intended to lower the loop gain of the entire circuit.
（作用） 上記の手段により、帰還電流が低下し全体のループゲ
インが下がるので、位相余裕ができ発振に対するマージ
ンが増大し、これにより補償容量を小さくしてもよくな
りIC化に有利となる。(Operation) Since the feedback current is reduced and the overall loop gain is reduced by the above-described means, a phase margin is provided and a margin for oscillation is increased, whereby the compensation capacitance may be reduced, which is advantageous for IC implementation.
（実施例） 以下、この発明の実施例を図面を参照して説明する。Hereinafter, embodiments of the present invention will be described with reference to the drawings.
第１図はこの発明の一実施例である。電流ミラー回路
の基本素子は、PNPトランジスタQ11、Q12、Q13により構
成されている。すなわち、トランジスタQ11のコレクタ
（ミラー回路の入力端）と接地ライン12間には、電流源
13が接続される。トランジスタQ11のエミッタは、抵抗R
11を介して電源ライン11に接続されベースはトランジス
タQ12のベースに接続される。トランジスタQ12のエミッ
タは抵抗R12を介して電源ライン11に接続され、コレク
タは出力端14に接続されている。トランジスタQ13のエ
ミッタは抵抗R13を介してトランジスタQ11のベースに接
続され、ベースはトランジスタQ11のコレクタに接続さ
れている。さらにトランジスタQ13のコレクタは、PNPト
ランジスタQ14のエミッタに接続されている。FIG. 1 shows an embodiment of the present invention. The basic element of the current mirror circuit includes PNP transistors Q11, Q12, and Q13. That is, a current source is connected between the collector of the transistor Q11 (the input terminal of the mirror circuit) and the ground line 12.
13 is connected. The emitter of the transistor Q11 has a resistor R
The base is connected to the power supply line 11 via 11 and the base of the transistor Q12. The emitter of the transistor Q12 is connected to the power supply line 11 via the resistor R12, and the collector is connected to the output terminal 14. The emitter of the transistor Q13 is connected to the base of the transistor Q11 via the resistor R13, and the base is connected to the collector of the transistor Q11. Further, the collector of the transistor Q13 is connected to the emitter of the PNP transistor Q14.
トランジスタQ14のコレクタは接地ライン12に接続さ
れ、ベースはNPNトランジスタQ16のベースに接続されて
いる。トランジスタQ16は、トランジスタQ14のベース電
流によりドライブされ、そのエミッタは抵抗R14を介し
て接地ライン12に接続され、コレクタはNPNトランジス
タQ15のエミッタに接続されている。トランジスタQ15は
帰還電流を出力するものであり、そのベースはトランジ
スタQ11のコレクタに接続され、コレクタはトランジス
タQ11のベースに接続されている。The collector of transistor Q14 is connected to ground line 12, and the base is connected to the base of NPN transistor Q16. Transistor Q16 is driven by the base current of transistor Q14, its emitter is connected to ground line 12 via resistor R14, and its collector is connected to the emitter of NPN transistor Q15. The transistor Q15 outputs a feedback current, and its base is connected to the collector of the transistor Q11, and the collector is connected to the base of the transistor Q11.
更にトランジスタQ13のベースとトランジスタQ11のベ
ース間に接続されている容量C11は、補正容量である。Further, a capacitance C11 connected between the base of the transistor Q13 and the base of the transistor Q11 is a correction capacitance.
この実施例は上記のように構成される。 This embodiment is configured as described above.
ドランジスタQ15のエミッタ電流IE（Q15）及びトラン
ジスタQ16のベース電流IB（Q16）はそれぞれ次のように
なる。The emitter current IE (Q15) of the transistor Q15 and the base current IB (Q16) of the transistor Q16 are as follows.
IE（Q15）＝IB（Q16）βＮ …（４−１） IE（Q16）＝IC（Q13）／（１＋βＰ） …（４−２） ここで（４−２）式のIB（Q16）を（４−１）式に代
入すると IE（Q15）＝IC（Q13）／（１＋βＰ） …（４−３） となる。ここでIE＝IC（１＋β）／βであるため、 IC（Q15）（１＋β）／βＮ ＝［IE（Q13）βP/（１＋βＰ）］×βN/（１＋βＰ） …（４−４） したがって、NPNトランジスタQ15のコレクタ電流ICは、 となり、これが電流の帰還量となる。βＮはNPNトラン
ジスタの電流増幅率である。IE (Q15) = IB (Q16) βN (4-1) IE (Q16) = IC (Q13) / (1 + βP) (4-2) Here, IB (Q16) in equation (4-2) is expressed as ( Substituting into equation 4-1) gives IE (Q15) = IC (Q13) / (1 + βP) (4-3). Here, since IE = IC (1 + β) / β, IC (Q15) (1 + β) / βN = [IE (Q13) βP / (1 + βP)] × βN / (1 + βP) (4-4) Therefore, the collector current IC of the NPN transistor Q15 is And this is the amount of current feedback. βN is the current amplification factor of the NPN transistor.
今、βｐ＝βＮ＝β、β＞＞１とすると、 従来の回路の（２）式は、 IC（Q25）≒ｎ・IE（Q23）となる。 Assuming that βp = βN = β, β >> 1, the equation (2) of the conventional circuit becomes IC (Q25) ≒ n · IE (Q23).
これに対して本発明の回路（４）式は、 IC（Q15） ≒β3/（１＋β）3IE（Q13）＝IE（Q13） となる。On the other hand, the equation (4) of the circuit of the present invention is as follows: IC (Q15) ≒ β 3 / (1 + β) 3 IE (Q13) = IE (Q13)
ｎは２以上で使用することが一般的であるために、
（４）式の成立する回路は従来の回路に比べて帰還量が
少なくなる。Since n is generally used as 2 or more,
The circuit in which the expression (4) holds holds a smaller amount of feedback than the conventional circuit.
一方、全体の入出力特性は、入力電流をIin,出力電流
をIoとすると、 Io＝ｍ［Iin＋IB（Q15）−IB（Q13）］ …（５−１） 上記の（５−１）（５−２）（５−３）の３式からIB
（Q13）、IB（Q15）を消去すると、 となる。On the other hand, assuming that the input current is Iin and the output current is Io, the overall input / output characteristics are as follows: Io = m [Iin + IB (Q15) -IB (Q13)] (5-1) From the above equations (5-1), (5-2) and (5-3), IB
(Q13) and IB (Q15) Becomes
従来回路ではI0＝mIinに対する誤差成分は、（３）式
から となる。βＰ＝βＮ＝β、β＞＞１とし、次数の低い項
を無視すると、上記誤差成分は、 となる。これに対して本発明の回路の誤差成分（５）式
より となる。同様にβＰ＝βＮ＝β、β＞＞１とし、次数の
低い項を無視すると、上記誤差成分は、 より、 となる。In the conventional circuit, the error component for I0 = mIin is given by Becomes βP = βN = β, β >> 1, and ignoring low-order terms, the error component becomes Becomes On the other hand, from the error component (5) of the circuit of the present invention, Becomes Similarly, if βP = βN = β, β >> 1, and neglecting low-order terms, the error component becomes Than, Becomes
一般にβは、ｎに比べて大きな値にしやすいので、本
発明の回路は従来回路に比べて誤差成分を小さくするこ
とができる。また本発明の回路では（５″）式にｎが含
まれていないので、電流帰還量とは無関係にβ補償に効
果を良くすることができる。Generally, β is easily set to a larger value than n, so that the circuit of the present invention can reduce the error component as compared with the conventional circuit. Further, in the circuit of the present invention, since n is not included in equation (5 ″), the effect of β compensation can be improved regardless of the current feedback amount.
［発明の効果］ 以上説明したようにこの発明によれば、β補償効果が
向上し、補償容量を小さくでき、集積回路内部に形成す
るのに有用な電流ミラー回路を提供できる。[Effects of the Invention] As described above, according to the present invention, it is possible to provide a current mirror circuit in which the β compensation effect is improved, the compensation capacitance can be reduced, and the current mirror circuit is useful for forming inside an integrated circuit.
第１図はこの発明の一実施例を示す回路図、第２図は従
来の電流ミラー回路を示す回路図である。 Q11〜Q14……NPNトランジスタ、Q15、Q16……PNPトラン
ジスタ、R11〜R14……抵抗、C11……補償容量。FIG. 1 is a circuit diagram showing one embodiment of the present invention, and FIG. 2 is a circuit diagram showing a conventional current mirror circuit. Q11 to Q14: NPN transistor, Q15, Q16: PNP transistor, R11 to R14: resistance, C11: compensation capacitance.
───────────────────────────────────────────────────── フロントページの続き (56)参考文献 特開 昭62−18807（ＪＰ，Ａ) 特開 昭63−54006（ＪＰ，Ａ) 特開 昭62−291210（ＪＰ，Ａ) 特開 昭62−291209（ＪＰ，Ａ) (58)調査した分野(Int.Cl.6，ＤＢ名) H03F 3/34 - 3/347 G05F 3/26──────────────────────────────────────────────────続 き Continuation of front page (56) References JP-A-62-18807 (JP, A) JP-A-63-54006 (JP, A) JP-A-62-291210 (JP, A) JP-A-62-291210 291209 (JP, A) (58) Field surveyed (Int. Cl. 6 , DB name) H03F 3/34-3/347 G05F 3/26
Claims (1)
れ、前記第１の電流ミラー回路を構成する入力トランジ
スタと同じ極性であって、エミッタはこの入力トランジ
スタのベースに接続された第１のトランジスタと、 前記第１の電流ミラー回路の入力端にベースが接続さ
れ、この第１の電流ミラー回路を構成する入力トランジ
スタと逆極性であって、コレクタは前記入力トランジス
タのベースに接続された第２のトランジスタと、 前記第２のトランジスタの電流出力端にコレクタを接続
した第３のトランジスタと、 前記第１のトランジスタの電流出力にエミッタを接続し
た第４のトランジスタと、 前記第３および第４のトランジスタのベース同士を共通
接続すると共に、前記第３および第４のトランジスタの
電流出力端をそれぞれ接地する手段と、 前記第１の電流ミラー回路の入力端に接続した補償容量
とからなることを特徴とする電流ミラー回路。A first current mirror circuit, a base connected to an input terminal of the first current mirror circuit, and having the same polarity as an input transistor constituting the first current mirror circuit; A first transistor connected to the base of the input transistor; and a base connected to the input terminal of the first current mirror circuit, the input transistor having a polarity opposite to that of the input transistor forming the first current mirror circuit; The collector has a second transistor connected to the base of the input transistor, a third transistor having a collector connected to a current output terminal of the second transistor, and an emitter connected to a current output of the first transistor. A fourth transistor, and the bases of the third and fourth transistors are commonly connected, and the third and fourth transistors are connected together. Means for grounding the current output terminal of the register, respectively, a current mirror circuit, characterized in that it consists of a compensation capacitor connected to the input of the first current mirror circuit.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63329758A JP2793212B2 (en) | 1988-12-27 | 1988-12-27 | Current mirror circuit |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63329758A JP2793212B2 (en) | 1988-12-27 | 1988-12-27 | Current mirror circuit |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH02174308A JPH02174308A (en) | 1990-07-05 |
| JP2793212B2 true JP2793212B2 (en) | 1998-09-03 |
Family
ID=18224949
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63329758A Expired - Lifetime JP2793212B2 (en) | 1988-12-27 | 1988-12-27 | Current mirror circuit |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2793212B2 (en) |
-
1988
- 1988-12-27 JP JP63329758A patent/JP2793212B2/en not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPH02174308A (en) | 1990-07-05 |
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