JP2783097B2 - キーボード - Google Patents
キーボードInfo
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- JP2783097B2 JP2783097B2 JP4317018A JP31701892A JP2783097B2 JP 2783097 B2 JP2783097 B2 JP 2783097B2 JP 4317018 A JP4317018 A JP 4317018A JP 31701892 A JP31701892 A JP 31701892A JP 2783097 B2 JP2783097 B2 JP 2783097B2
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Description
【０００１】
【産業上の利用分野】本発明は情報処理装置の入力機器
として広く用いられるキーボードに関し、特に多重打鍵
時にキーＯＮしていないキーがＯＮしたように誤動作し
てしまうゴーストキーを防止する機能（Ｎキーロールオ
ーバ機能）を備えたキーボードに関する。
として広く用いられるキーボードに関し、特に多重打鍵
時にキーＯＮしていないキーがＯＮしたように誤動作し
てしまうゴーストキーを防止する機能（Ｎキーロールオ
ーバ機能）を備えたキーボードに関する。
【０００２】
【従来の技術】従来、かかるキーボードにおいては、多
重打鍵によるゴーストキーの発生が検討されている。こ
の多重打鍵におけるゴーストキー発生のメカニズムを説
明する。
重打鍵によるゴーストキーの発生が検討されている。こ
の多重打鍵におけるゴーストキー発生のメカニズムを説
明する。
【０００３】図８は従来の一例を示すキーボードの回路
図である。図８に示すように、従来のキーボードはスイ
ッチ部Ｓ００〜Ｓ９７を１０×８のマトリクス状に配置
されたキーマトリクス１ａと、このキーマトリクス１ａ
の行方向に接続された複数の走査線Ｘ０〜Ｘ９にダイオ
ード２４を介し順次高レベルを出力していくマトリクス
ドライバ２３と、キーマトリクス１ａの列方向に接続さ
れた複数の検出線Ｙ０〜Ｙ７より信号を受信するマトリ
クスレシーバ２２と、このマトリクスレシーバ２２の信
号によりマトリクスドライバ２３を制御するコントロー
ルユニット４ａと、負荷抵抗ＲＬ０〜ＲＬ７とで構成さ
れている。
図である。図８に示すように、従来のキーボードはスイ
ッチ部Ｓ００〜Ｓ９７を１０×８のマトリクス状に配置
されたキーマトリクス１ａと、このキーマトリクス１ａ
の行方向に接続された複数の走査線Ｘ０〜Ｘ９にダイオ
ード２４を介し順次高レベルを出力していくマトリクス
ドライバ２３と、キーマトリクス１ａの列方向に接続さ
れた複数の検出線Ｙ０〜Ｙ７より信号を受信するマトリ
クスレシーバ２２と、このマトリクスレシーバ２２の信
号によりマトリクスドライバ２３を制御するコントロー
ルユニット４ａと、負荷抵抗ＲＬ０〜ＲＬ７とで構成さ
れている。
【０００４】ここで、マトリクスドライバ２３より走査
線Ｘ０へＨｉレベルが出力（他の走査線はすべてＬｏｗ
レベル）されている状態で、スイッチ部のＳ００，Ｓ１
０，Ｓ１１がＯＮしたとすると、ゴースト電流ＩＧは図
示したように、Ｘ０→Ｙ０→Ｘ１→Ｙ１→負荷抵抗ＲＬ
１の順に流れる。従って、検出線Ｙ１がＨｉレベルに上
昇するので、ＯＮしていないスイッチＳ０１があたかも
ＯＮしたような電圧が発生してしまう。これがゴースト
キーの発生メカニズムである。
線Ｘ０へＨｉレベルが出力（他の走査線はすべてＬｏｗ
レベル）されている状態で、スイッチ部のＳ００，Ｓ１
０，Ｓ１１がＯＮしたとすると、ゴースト電流ＩＧは図
示したように、Ｘ０→Ｙ０→Ｘ１→Ｙ１→負荷抵抗ＲＬ
１の順に流れる。従って、検出線Ｙ１がＨｉレベルに上
昇するので、ＯＮしていないスイッチＳ０１があたかも
ＯＮしたような電圧が発生してしまう。これがゴースト
キーの発生メカニズムである。
【０００５】上述したゴーストキー発生を防止し、スイ
ッチＯＮの順に必ず１スイッチのＯＮを確定する機能を
Ｎキーロールオーバと言い、従来は行単位ではなく各ス
イッチ部に１個づつダイオードを実装する方式が一般的
である。
ッチＯＮの順に必ず１スイッチのＯＮを確定する機能を
Ｎキーロールオーバと言い、従来は行単位ではなく各ス
イッチ部に１個づつダイオードを実装する方式が一般的
である。
【０００６】図９は従来の他の例を示すキーボードの回
路図である。図９に示すように、このキーボードはダイ
オード２４を実装してＮキーロールオーバを実現させた
ものであり、ここでも基本的な回路を示す。その構成は
図８と同様に、キーマトリクス１ａ，マトリクスドライ
バ２３，マトリクスレシーバ２２およびコントロールユ
ニット４ａで構成される。特に、キーマトリクス１ａの
各スイッチ部には、直列にダイオード２４が実装されて
いる。このキーボードによると、マトリクスドライバ２
３よりＸ０へＨｉレベルが出力（他の走査線はすべてＬ
ｏｗレベル）されている状態で、スイッチ部のＳ００，
Ｓ１０，Ｓ１１をＯＮしても、Ｓ１０に実装されている
ダイオード２４が逆バイアスされる。従って、電流がＹ
０→Ｘ１に流れないので、Ｙ１がＨｉレベルにならず、
ゴーストキーも発生しない。
路図である。図９に示すように、このキーボードはダイ
オード２４を実装してＮキーロールオーバを実現させた
ものであり、ここでも基本的な回路を示す。その構成は
図８と同様に、キーマトリクス１ａ，マトリクスドライ
バ２３，マトリクスレシーバ２２およびコントロールユ
ニット４ａで構成される。特に、キーマトリクス１ａの
各スイッチ部には、直列にダイオード２４が実装されて
いる。このキーボードによると、マトリクスドライバ２
３よりＸ０へＨｉレベルが出力（他の走査線はすべてＬ
ｏｗレベル）されている状態で、スイッチ部のＳ００，
Ｓ１０，Ｓ１１をＯＮしても、Ｓ１０に実装されている
ダイオード２４が逆バイアスされる。従って、電流がＹ
０→Ｘ１に流れないので、Ｙ１がＨｉレベルにならず、
ゴーストキーも発生しない。
【０００７】
【発明が解決しようとする課題】かかる従来のキーボー
ドは、Ｎキーロールオーバ機能を実現するために、各キ
ーもしくは行単位に１個づつダイオードを実装しなけれ
ばならないため、キー数もしくは行単位に等しい数量の
ダイオードが必要となり、寸法を小型化することが困難
であると共に、ダイオードの資材費及び実装作業工数増
加等によるコストアップをまねくという欠点がある。
ドは、Ｎキーロールオーバ機能を実現するために、各キ
ーもしくは行単位に１個づつダイオードを実装しなけれ
ばならないため、キー数もしくは行単位に等しい数量の
ダイオードが必要となり、寸法を小型化することが困難
であると共に、ダイオードの資材費及び実装作業工数増
加等によるコストアップをまねくという欠点がある。
【０００８】本発明の目的は、容易にＮキーロルオーバ
機能を実現するとともに、小型化し且つ低価格のキーボ
ードを提供することにある。
機能を実現するとともに、小型化し且つ低価格のキーボ
ードを提供することにある。
【０００９】
【課題を解決するための手段】本発明のキーボードは、
スイッチ部に抵抗素子を直列接続したスイッチユニット
をマトリクス状に配置した抵抗式キーマトリクスと、前
記抵抗式キーマトリクスの行方向に接続された複数本の
走査線より順次走査信号を出力するＤ／Ａコンバータ
と、前記抵抗式キーマトリクスの列方向に接続された複
数本の検出線より前記スイッチ部のＯＮ／ＯＦＦに基づ
くアナログ信号を受信してディジタルデータに変換する
Ａ／Ｄコンバータと、前記Ｄ／Ａコンバータおよび前記
Ａ／Ｄコンバータを制御するコントロールユニットとを
含み、前記コントロールユニットは前記Ｄ／Ａコンバー
タに走査信号を出力する命令語群および前記Ａ／Ｄコン
バータを制御し且つＡ／Ｄ変換された前記ディジタルデ
ータとスレッショルド用データを比較し前記スイッチ部
のＯＮ／ＯＦＦを判断する命令語群を記憶するための読
み出し専用メモリと、前記Ａ／Ｄコンバータで変換され
た前記ディジタルデータを記憶し書き込み／読み出し可
能なランダムアクセスメモリと、前記読み出し専用メモ
リに記憶されている命令語群を読み出し各命令語に基づ
いた制御情報を発生させる制御回路と、前記制御情報に
応答して演算操作を行う演算回路とを備え、前記Ａ／Ｄ
コンバータの基準電圧と前記Ｄ／Ａコンバータの基準電
圧を電源電圧として構成される。
スイッチ部に抵抗素子を直列接続したスイッチユニット
をマトリクス状に配置した抵抗式キーマトリクスと、前
記抵抗式キーマトリクスの行方向に接続された複数本の
走査線より順次走査信号を出力するＤ／Ａコンバータ
と、前記抵抗式キーマトリクスの列方向に接続された複
数本の検出線より前記スイッチ部のＯＮ／ＯＦＦに基づ
くアナログ信号を受信してディジタルデータに変換する
Ａ／Ｄコンバータと、前記Ｄ／Ａコンバータおよび前記
Ａ／Ｄコンバータを制御するコントロールユニットとを
含み、前記コントロールユニットは前記Ｄ／Ａコンバー
タに走査信号を出力する命令語群および前記Ａ／Ｄコン
バータを制御し且つＡ／Ｄ変換された前記ディジタルデ
ータとスレッショルド用データを比較し前記スイッチ部
のＯＮ／ＯＦＦを判断する命令語群を記憶するための読
み出し専用メモリと、前記Ａ／Ｄコンバータで変換され
た前記ディジタルデータを記憶し書き込み／読み出し可
能なランダムアクセスメモリと、前記読み出し専用メモ
リに記憶されている命令語群を読み出し各命令語に基づ
いた制御情報を発生させる制御回路と、前記制御情報に
応答して演算操作を行う演算回路とを備え、前記Ａ／Ｄ
コンバータの基準電圧と前記Ｄ／Ａコンバータの基準電
圧を電源電圧として構成される。
【００１０】
【実施例】次に、本発明の実施例について図面を参照し
て説明する。
て説明する。
【００１１】図１は本発明の一実施例を示すキーボード
の回路図である。図１に示すように、本実施例は抵抗マ
トリクス１と、この抵抗マトリクス１に接続されるＤ／
Ａコンバータ６及びＡ／Ｄコンバータ５と、これらのＤ
／Ａコンバータ６，Ａ／Ｄコンバータ５を制御するコン
トロールユニット４と、負荷抵抗ＲＬ０〜ＲＬ７とを有
する。コントロールユニット４とＤ／Ａコンバータ６お
よびＡ／Ｄコンバータ５は、１チップ上に集積されたワ
ンチップマイクロコンピュータ３を構成する。また、抵
抗マトリクス１は、Ｒ００〜Ｒ１５７の抵抗素子および
Ｓ００〜Ｓ１５７のスイッチ部を直列接続したスイッチ
ユニット２を１６×８のマトリクス状に配置して構成さ
れ、抵抗マトリクス１の行方向の走査線Ｘ０〜Ｘ１５は
Ｄ／Ａコンバータ６に接続されている。しかも、抵抗マ
トリクス１の列方向の検出線Ｙ０〜Ｙ７はＡ／Ｄコンバ
ータ５に接続されると共に、負荷抵抗ＲＬ０〜ＲＬ７に
より信号グランド（以下、ＳＧと略す。）にプルダウン
されている。一方、コントロールユニット４はＤ／Ａコ
ンバータ６およびＡ／Ｄコンバータ５を制御し且つデー
タ処理する命令語群が書き込まれたＲＯＭ９と、少なく
ともＡ／Ｄコンバータ５のデータを読み書きすることが
可能なＲＡＭ１０と、各種演算を行うＡＬＵ１２と、Ａ
／Ｄコンバータ５とのインターフェースを行う入出力チ
ャネル７と、Ｄ／Ａコンバータ６とのインタフェースを
行う出力チャネル８と、ＲＯＭ９の命令語を読み出し且
つＲＡＭ１０，ＡＬＵ１２，入出力チャネル７，出力チ
ャネル８の各コントロール及び制御線とのデータ送受信
を行う制御回路１１と、内部バス１３とで構成される。
この内部バス１３はＲＯＭ９，ＲＡＭ１０，ＡＬＵ１
２，入出力チャネル７，出力チャネル８および制御回路
１１を相互に接続する。また、Ａ／Ｄコンバータ５の基
準電圧ＶＲＥＦ１とＤ／Ａコンバータ６の基準電圧ＶＲ
ＥＦ２は、電源電圧ＶＣＣに接続されている。
の回路図である。図１に示すように、本実施例は抵抗マ
トリクス１と、この抵抗マトリクス１に接続されるＤ／
Ａコンバータ６及びＡ／Ｄコンバータ５と、これらのＤ
／Ａコンバータ６，Ａ／Ｄコンバータ５を制御するコン
トロールユニット４と、負荷抵抗ＲＬ０〜ＲＬ７とを有
する。コントロールユニット４とＤ／Ａコンバータ６お
よびＡ／Ｄコンバータ５は、１チップ上に集積されたワ
ンチップマイクロコンピュータ３を構成する。また、抵
抗マトリクス１は、Ｒ００〜Ｒ１５７の抵抗素子および
Ｓ００〜Ｓ１５７のスイッチ部を直列接続したスイッチ
ユニット２を１６×８のマトリクス状に配置して構成さ
れ、抵抗マトリクス１の行方向の走査線Ｘ０〜Ｘ１５は
Ｄ／Ａコンバータ６に接続されている。しかも、抵抗マ
トリクス１の列方向の検出線Ｙ０〜Ｙ７はＡ／Ｄコンバ
ータ５に接続されると共に、負荷抵抗ＲＬ０〜ＲＬ７に
より信号グランド（以下、ＳＧと略す。）にプルダウン
されている。一方、コントロールユニット４はＤ／Ａコ
ンバータ６およびＡ／Ｄコンバータ５を制御し且つデー
タ処理する命令語群が書き込まれたＲＯＭ９と、少なく
ともＡ／Ｄコンバータ５のデータを読み書きすることが
可能なＲＡＭ１０と、各種演算を行うＡＬＵ１２と、Ａ
／Ｄコンバータ５とのインターフェースを行う入出力チ
ャネル７と、Ｄ／Ａコンバータ６とのインタフェースを
行う出力チャネル８と、ＲＯＭ９の命令語を読み出し且
つＲＡＭ１０，ＡＬＵ１２，入出力チャネル７，出力チ
ャネル８の各コントロール及び制御線とのデータ送受信
を行う制御回路１１と、内部バス１３とで構成される。
この内部バス１３はＲＯＭ９，ＲＡＭ１０，ＡＬＵ１
２，入出力チャネル７，出力チャネル８および制御回路
１１を相互に接続する。また、Ａ／Ｄコンバータ５の基
準電圧ＶＲＥＦ１とＤ／Ａコンバータ６の基準電圧ＶＲ
ＥＦ２は、電源電圧ＶＣＣに接続されている。
【００１２】図２は図１に示すＡ／Ｄコンバータ５の構
成図である。図２に示すように、このＡ／Ｄコンバータ
５は８ビットの逐次比較型Ａ／Ｄ変換器を構成してお
り、アナログマルチプレクサ１４，ラッチ１５と、ＶＣ
ＣおよびＳＧ間に接続された直列抵抗ストリングス１７
ａと、ラッチ１５，直列抵抗ストリングス１７ａの値を
比較する逐次比較レジスタ１８およびバッファ１９と、
各部を制御するシーケンスコントローラ１６とを有す
る。まず、８入力のアナログ信号ＡＮ０〜ＡＮ７はアナ
ログマルチプレクサ１４で１入力に選択され、ラッチ１
５で保持される。このアナログデータは、基準電圧ＶＲ
ＥＦ１とＳＧ間を直列抵抗ストリングス１７ａのタップ
デコーダで分割した値と比較されながら、逐次比較法に
より逐次比較レジスタ１８に記憶される。このレジスタ
１８によりディジタルデータに変換された８ビットデー
タはバッファ１９に格納される。
成図である。図２に示すように、このＡ／Ｄコンバータ
５は８ビットの逐次比較型Ａ／Ｄ変換器を構成してお
り、アナログマルチプレクサ１４，ラッチ１５と、ＶＣ
ＣおよびＳＧ間に接続された直列抵抗ストリングス１７
ａと、ラッチ１５，直列抵抗ストリングス１７ａの値を
比較する逐次比較レジスタ１８およびバッファ１９と、
各部を制御するシーケンスコントローラ１６とを有す
る。まず、８入力のアナログ信号ＡＮ０〜ＡＮ７はアナ
ログマルチプレクサ１４で１入力に選択され、ラッチ１
５で保持される。このアナログデータは、基準電圧ＶＲ
ＥＦ１とＳＧ間を直列抵抗ストリングス１７ａのタップ
デコーダで分割した値と比較されながら、逐次比較法に
より逐次比較レジスタ１８に記憶される。このレジスタ
１８によりディジタルデータに変換された８ビットデー
タはバッファ１９に格納される。
【００１３】また、直列抵抗ストリングス１７ａのタッ
プデコーダは基準電圧ＶＲＥＦ１とＳＧ間の電圧を２の
８乗（＝２５６）に分割することが可能である。更に、
シーケンスコントローラ１６はアナログマルチプレクサ
１４，ラッチ１５，逐次比較レジスタ１８およびバッフ
ァ１９をコントロールしている。これらバッファ１９に
格納されたデータやシーケンスコントローラ１６の信号
は、入出力チャネル７との間でデータ転送が行われる。
しかるに、ＶＲＥＦ１はＶＣＣに接続されているため、
アナログ信号ＡＮ０〜ＡＮ７に入力されるアナログデー
タは、次の（１）式で表わすように、ディジタルデータ
に変換される。
プデコーダは基準電圧ＶＲＥＦ１とＳＧ間の電圧を２の
８乗（＝２５６）に分割することが可能である。更に、
シーケンスコントローラ１６はアナログマルチプレクサ
１４，ラッチ１５，逐次比較レジスタ１８およびバッフ
ァ１９をコントロールしている。これらバッファ１９に
格納されたデータやシーケンスコントローラ１６の信号
は、入出力チャネル７との間でデータ転送が行われる。
しかるに、ＶＲＥＦ１はＶＣＣに接続されているため、
アナログ信号ＡＮ０〜ＡＮ７に入力されるアナログデー
タは、次の（１）式で表わすように、ディジタルデータ
に変換される。
【００１４】
【００１５】図３は図１に示すＤ／Ａコンバータの構成
図である。図３に示すように、このＤ／Ａコンバータ６
は８ビット分解能の抵抗ストリングス式Ｄ／Ａ変換器を
構成しており、直列抵抗ストリングス１７ｂおよびタッ
プを選択して走査線Ｘ０に出力するタップセレクタ２１
と、このタップセレクタ２１を制御するＤ／Ａ変換設定
レジスタ２０とを備えたブロックを複数個有する。
図である。図３に示すように、このＤ／Ａコンバータ６
は８ビット分解能の抵抗ストリングス式Ｄ／Ａ変換器を
構成しており、直列抵抗ストリングス１７ｂおよびタッ
プを選択して走査線Ｘ０に出力するタップセレクタ２１
と、このタップセレクタ２１を制御するＤ／Ａ変換設定
レジスタ２０とを備えたブロックを複数個有する。
【００１６】このＤ／Ａコンバータ６の動作は出力した
い値を８ビットのＤ／Ａ変換値設定レジスタ２０に書き
込むことにより、アナログ値を出力する。この出力電圧
範囲はＶＲＥＦ２に加えた電圧を直列抵抗ストリングス
１７ｂのタップセレクタ２１で分割した値を出力しる。
すなわち、直列抵抗ストリングス１７ｂのタップセレク
タは基準電圧ＶＲＥＦ２とＳＧ間の電圧を２の８乗（＝
２５６）に分割して出力することが可能である。アナロ
グ出力端子に出力されるアナログデータは次の（２）式
で示すように変換される。
い値を８ビットのＤ／Ａ変換値設定レジスタ２０に書き
込むことにより、アナログ値を出力する。この出力電圧
範囲はＶＲＥＦ２に加えた電圧を直列抵抗ストリングス
１７ｂのタップセレクタ２１で分割した値を出力しる。
すなわち、直列抵抗ストリングス１７ｂのタップセレク
タは基準電圧ＶＲＥＦ２とＳＧ間の電圧を２の８乗（＝
２５６）に分割して出力することが可能である。アナロ
グ出力端子に出力されるアナログデータは次の（２）式
で示すように変換される。
【００１７】
【００１８】次に、図１乃至図３で説明した回路の動作
について、図４乃至図７を参照して説明する。
について、図４乃至図７を参照して説明する。
【００１９】まず、ＲＯＭ９内に書き込まれた命令群に
基ずき、Ｄ／Ａコンバータ６は走査線Ｘ０〜Ｘ１５を順
次Ｈｉレベルにし、それ以外を任意のアナログ値にする
走査信号を抵抗マトリクスス１に出力する。この走査信
号に同期し且つ行方向の１ラインをＨｉレベルにした状
態で、Ａ／Ｄコンバータ５のアナログマルチプレクサ１
４を順次選択し、検出線Ｙ０〜Ｙ７の各検出信号レベル
を順次Ａ／Ｄ変換する。そのディジタルデータを順次Ｒ
ＡＭ１０に格納していく。
基ずき、Ｄ／Ａコンバータ６は走査線Ｘ０〜Ｘ１５を順
次Ｈｉレベルにし、それ以外を任意のアナログ値にする
走査信号を抵抗マトリクスス１に出力する。この走査信
号に同期し且つ行方向の１ラインをＨｉレベルにした状
態で、Ａ／Ｄコンバータ５のアナログマルチプレクサ１
４を順次選択し、検出線Ｙ０〜Ｙ７の各検出信号レベル
を順次Ａ／Ｄ変換する。そのディジタルデータを順次Ｒ
ＡＭ１０に格納していく。
【００２０】図４（ａ）〜（ｃ）はそれぞれ図１におけ
る同一Ｙライン多重打鍵時の動作を説明するための等価
回路図である。まず、図４（ａ）に示すように、例えば
Ｘ０に高レベルを出力している状態（信号レベル：ＶＣ
Ｃ）でスイッチ部Ｓ００がＯＮすると、このスイッチ部
Ｓ００に接続されている抵抗素子Ｒ００とＹ０ラインの
負荷抵抗ＲＬ０との抵抗比できまる検出信号Ｖ００は、
次の（３）式で表わすことができる。
る同一Ｙライン多重打鍵時の動作を説明するための等価
回路図である。まず、図４（ａ）に示すように、例えば
Ｘ０に高レベルを出力している状態（信号レベル：ＶＣ
Ｃ）でスイッチ部Ｓ００がＯＮすると、このスイッチ部
Ｓ００に接続されている抵抗素子Ｒ００とＹ０ラインの
負荷抵抗ＲＬ０との抵抗比できまる検出信号Ｖ００は、
次の（３）式で表わすことができる。
【００２１】
【００２２】ここで、ＶＣＣ＝５Ｖ，ＲＬ０＝１００ｋ
Ω，Ｒ００＝１０ｋΩと仮定すると、Ｖ００＝４．５５
Ｖとなる。
Ω，Ｒ００＝１０ｋΩと仮定すると、Ｖ００＝４．５５
Ｖとなる。
【００２３】また、（１）式よりディジタルデータに変
換されたＶ００（ディジタル）は“２３３（＝Ｅ８
ｈ）”となる。スイッチ部Ｓ００以外のＸ０ラインに配
置されているスイッチ部は全てＯＦＦしていると仮定す
ると、Ｘ０ラインのＹ０〜Ｙ７に割り当ててあるＲＡＭ
１０にはＹ０のみＥ８ｈが格納され、Ｙ１〜Ｙ７には０
０ｈが格納される。このＲＡＭ１０に格納されたデータ
と、以下に説明する手段にて設定されたスレッシュルド
用データとを比較することにより、スイッチ部のＯＮ／
ＯＦＦを判断する。
換されたＶ００（ディジタル）は“２３３（＝Ｅ８
ｈ）”となる。スイッチ部Ｓ００以外のＸ０ラインに配
置されているスイッチ部は全てＯＦＦしていると仮定す
ると、Ｘ０ラインのＹ０〜Ｙ７に割り当ててあるＲＡＭ
１０にはＹ０のみＥ８ｈが格納され、Ｙ１〜Ｙ７には０
０ｈが格納される。このＲＡＭ１０に格納されたデータ
と、以下に説明する手段にて設定されたスレッシュルド
用データとを比較することにより、スイッチ部のＯＮ／
ＯＦＦを判断する。
【００２４】次に、図４（ｂ）に示すように、Ｘ０にＨ
ｉレベルを出力している状態で且つスイッチ部Ｓ００，
Ｓ１０がＯＮすると、走査線Ｘ１には任意のアナログ値
ＶＧが出力されている状態であるため、Ｖ００は次の
（４）式で表わすことができる。
ｉレベルを出力している状態で且つスイッチ部Ｓ００，
Ｓ１０がＯＮすると、走査線Ｘ１には任意のアナログ値
ＶＧが出力されている状態であるため、Ｖ００は次の
（４）式で表わすことができる。
【００２５】
【００２６】ここで、Ｒ００＝Ｒ１０とすると、上述し
た（４）式は次の（５）式に変形される。
た（４）式は次の（５）式に変形される。
【００２７】
【００２８】同様に、図４（ｃ）に示すように、Ｙ０ラ
インに実装してあるスイッチ部（Ｓ００〜Ｓ９０）のＯ
Ｎしているキー数をＮとし、抵抗素子（Ｒ００〜Ｒ９
０）の抵抗値を全て同じ（Ｒ００＝Ｒ１０＝…Ｒ９０）
とすると、この場合のＶ００は次の（６）式で表わすこ
とができる。
インに実装してあるスイッチ部（Ｓ００〜Ｓ９０）のＯ
Ｎしているキー数をＮとし、抵抗素子（Ｒ００〜Ｒ９
０）の抵抗値を全て同じ（Ｒ００＝Ｒ１０＝…Ｒ９０）
とすると、この場合のＶ００は次の（６）式で表わすこ
とができる。
【００２９】
【００３０】ここで、上述した（１）式を用いてこの
（６）式のＶ００をディジタルデータに変換したＶ００
（ディジタル）を計算すると（７）式となる。
（６）式のＶ００をディジタルデータに変換したＶ００
（ディジタル）を計算すると（７）式となる。
【００３１】
【００３２】図５は図４における同一Ｙライン多重打鍵
時の検出電圧特性図である。図５に示すように、この特
性は図４（ｃ）で、ＶＣＣ＝５Ｖ，ＶＧ＝ＶＣＣ／５，
ＲＬ０＝１００ｋΩ，Ｒ００＝１０ｋΩと仮定し、前述
した（７）式を計算した結果を示している。このＶ００
（ディジタル）を１６進法にて表現された８ビットのデ
ータがＲＡＭ１０に格納されるデータである。そこで、
Ｙラインに配置されている全てのスイッチがＯＮされて
いる状態（図５のＮ＝１５）でも検出電圧Ｖ００（ディ
ジタル）がＨｉレベルとなるように、スレッショルド用
データＶＴＨを設定する。
時の検出電圧特性図である。図５に示すように、この特
性は図４（ｃ）で、ＶＣＣ＝５Ｖ，ＶＧ＝ＶＣＣ／５，
ＲＬ０＝１００ｋΩ，Ｒ００＝１０ｋΩと仮定し、前述
した（７）式を計算した結果を示している。このＶ００
（ディジタル）を１６進法にて表現された８ビットのデ
ータがＲＡＭ１０に格納されるデータである。そこで、
Ｙラインに配置されている全てのスイッチがＯＮされて
いる状態（図５のＮ＝１５）でも検出電圧Ｖ００（ディ
ジタル）がＨｉレベルとなるように、スレッショルド用
データＶＴＨを設定する。
【００３３】図６は図４におけるゴーストキー発生パタ
ーンを説明するための多重打鍵時の等価回路図である。
図６に示すように、この回路はＸ０にＨｉレベルを出力
している状態でスイッチ部のＳ００，Ｓ１０，Ｓ１１が
各々ＯＮしている状態での等価回路を示す。この状態で
も、Ｙ１の検出電圧（Ｖ０１）がＨｉレベルにならない
ようなスレッショルド用データＶＴＨを設定することに
より、ゴーストキーの発生を防止することが可能であ
る。このＹ１の検出電圧Ｖ０１（ディジタル）は次の
（８）式から求められる。
ーンを説明するための多重打鍵時の等価回路図である。
図６に示すように、この回路はＸ０にＨｉレベルを出力
している状態でスイッチ部のＳ００，Ｓ１０，Ｓ１１が
各々ＯＮしている状態での等価回路を示す。この状態で
も、Ｙ１の検出電圧（Ｖ０１）がＨｉレベルにならない
ようなスレッショルド用データＶＴＨを設定することに
より、ゴーストキーの発生を防止することが可能であ
る。このＹ１の検出電圧Ｖ０１（ディジタル）は次の
（８）式から求められる。
【００３４】
【００３５】ここで、ＶＣＣ＝５Ｖ，ＶＧ＝ＶＣＣ／
５，ＲＬ１＝１００ｋΩ，Ｒ１１＝１０ｋΩと仮定して
（８）式を計算すると、Ｙ１の検出電圧Ｖ０１（ディジ
タル）は２Ｄｈになる。また、Ｙラインに配置されてい
る全てのスイッチがＯＮされている状態でも、検出電圧
Ｖ００（ディジタル）がＨｉレベルとなる。さらに、Ｘ
０にＨｉレベルを出力している状態で且つスイッチ部の
Ｓ００，Ｓ１０，Ｓ１１が各々ＯＮしている状態でも、
Ｙ１の検出電圧Ｖ００（ディジタル）がＨｉレベルにな
らないようなスレッショルド用データＶＴＨを設定する
ことより、Ｎキーロールオーバが実現可能となる。前述
した図５に示すＶＴＨ（１０進数＝５０，１６進数＝３
２ｈ）は上述した方法により設定されたスレッショルド
用データＶＴＨの１例である。
５，ＲＬ１＝１００ｋΩ，Ｒ１１＝１０ｋΩと仮定して
（８）式を計算すると、Ｙ１の検出電圧Ｖ０１（ディジ
タル）は２Ｄｈになる。また、Ｙラインに配置されてい
る全てのスイッチがＯＮされている状態でも、検出電圧
Ｖ００（ディジタル）がＨｉレベルとなる。さらに、Ｘ
０にＨｉレベルを出力している状態で且つスイッチ部の
Ｓ００，Ｓ１０，Ｓ１１が各々ＯＮしている状態でも、
Ｙ１の検出電圧Ｖ００（ディジタル）がＨｉレベルにな
らないようなスレッショルド用データＶＴＨを設定する
ことより、Ｎキーロールオーバが実現可能となる。前述
した図５に示すＶＴＨ（１０進数＝５０，１６進数＝３
２ｈ）は上述した方法により設定されたスレッショルド
用データＶＴＨの１例である。
【００３６】図７は図４における同一Ｙライン多重打鍵
時の検出電圧特性図である。図７に示すように、この特
性は図４（ｃ）においてＶＣＣ＝５Ｖ，ＶＧ＝０Ｖ，Ｒ
Ｌ０＝１００ｋΩ，Ｒ００＝１０ｋΩと仮定し、前述し
た（７）式を計算した結果を示している。
時の検出電圧特性図である。図７に示すように、この特
性は図４（ｃ）においてＶＣＣ＝５Ｖ，ＶＧ＝０Ｖ，Ｒ
Ｌ０＝１００ｋΩ，Ｒ００＝１０ｋΩと仮定し、前述し
た（７）式を計算した結果を示している。
【００３７】ここで、図５および図７を比較する。走査
信号のＬｏｗレベルで任意のアナログ値を出力するの
と、ＣＭＯＳレベルを出力するのとを比較すると、任意
のアナログ値を出力した方が検出電圧が高いため、Ｙラ
インにあるスイッチの数を増やすことができ、結果的に
キーボードのスイッチ数を増加させることが出来る。
信号のＬｏｗレベルで任意のアナログ値を出力するの
と、ＣＭＯＳレベルを出力するのとを比較すると、任意
のアナログ値を出力した方が検出電圧が高いため、Ｙラ
インにあるスイッチの数を増やすことができ、結果的に
キーボードのスイッチ数を増加させることが出来る。
【００３８】また、Ｄ／Ａコンバータ６の基準電圧は電
源電圧ＶＣＣに接続されているため、電源電圧ＶＣＣと
任意のアナログ値ＶＧは比例関係にある。そこで、ＶＧ
＝ＶＣＣ／５として計算すると、次の（９）式になる。
源電圧ＶＣＣに接続されているため、電源電圧ＶＣＣと
任意のアナログ値ＶＧは比例関係にある。そこで、ＶＧ
＝ＶＣＣ／５として計算すると、次の（９）式になる。
【００３９】
【００４０】この場合、（９）式にはＶＣＣに依存する
項がない。従って、ディジタルに変換後のデータＶ００
（ディジタル）は、電源電圧が変動しても一定の値をと
るため、電源電圧に依存せずにＡ／Ｄ変換された検出電
圧とスレッショルド用データの差が一定に保たれてお
り、電源電圧にかかわらずＮキーロールオーバ機能を実
現することが可能となる。
項がない。従って、ディジタルに変換後のデータＶ００
（ディジタル）は、電源電圧が変動しても一定の値をと
るため、電源電圧に依存せずにＡ／Ｄ変換された検出電
圧とスレッショルド用データの差が一定に保たれてお
り、電源電圧にかかわらずＮキーロールオーバ機能を実
現することが可能となる。
【００４１】上述した実施例においては、Ａ／Ｄコンバ
ータ５の基準電圧ＶＲＥＦ１とＤ／Ａコンバータ６の基
準電圧ＶＲＥＦ２とＶＣＣとをワンチップマイコン３の
外部端子として設定し、パターンで接続しているが、ワ
ンチップマイコン３の内部配線により接続しても構わな
い。
ータ５の基準電圧ＶＲＥＦ１とＤ／Ａコンバータ６の基
準電圧ＶＲＥＦ２とＶＣＣとをワンチップマイコン３の
外部端子として設定し、パターンで接続しているが、ワ
ンチップマイコン３の内部配線により接続しても構わな
い。
【００４２】
【発明の効果】以上説明したように、本発明のキーボー
ドは、ＨｉレベルではＣＭＯＳレベル、Ｌｏｗレベルで
は任意のアナログ値ＶＧの走査信号を出力するＤ／Ａコ
ンバータにより抵抗マトリクスを走査し、検出信号をＡ
／Ｄコンバータでディジタルデータに変換してからスレ
ッショルド用データとの比較を行い、スイッチ部のＯＮ
／ＯＦＦを判断することにより、容易にＮキーロールオ
ーバ機能を実現するとともに、小型化および低価格化を
実現できるという効果がある。また、本発明はディジタ
ルデータに変換された検出信号がＶＣＣに依存せず一定
値となるため、ＶＣＣの変動を無視することができ、電
源電圧にかかわらずＮキーロールオーバ機能を実現する
ことが可能である。更に、本発明は走査信号のＬｏｗレ
ベルを任意のアナログ値ＶＧすることにより、キーボー
ドのスイッチ数の増加に対応することができる。
ドは、ＨｉレベルではＣＭＯＳレベル、Ｌｏｗレベルで
は任意のアナログ値ＶＧの走査信号を出力するＤ／Ａコ
ンバータにより抵抗マトリクスを走査し、検出信号をＡ
／Ｄコンバータでディジタルデータに変換してからスレ
ッショルド用データとの比較を行い、スイッチ部のＯＮ
／ＯＦＦを判断することにより、容易にＮキーロールオ
ーバ機能を実現するとともに、小型化および低価格化を
実現できるという効果がある。また、本発明はディジタ
ルデータに変換された検出信号がＶＣＣに依存せず一定
値となるため、ＶＣＣの変動を無視することができ、電
源電圧にかかわらずＮキーロールオーバ機能を実現する
ことが可能である。更に、本発明は走査信号のＬｏｗレ
ベルを任意のアナログ値ＶＧすることにより、キーボー
ドのスイッチ数の増加に対応することができる。
【図１】本発明の一実施例を示すキーボードの回路図で
ある。
ある。
【図２】図１に示すＡ／Ｄコンバータの構成図である。
【図３】図１に示すＤ／Ａコンバータの構成図である。
【図４】図１における同一Ｙライン多重打鍵時の動作を
説明するための等価回路図である。
説明するための等価回路図である。
【図５】図４における同一Ｙラインの多重打鍵時の検出
電圧特性図である。
電圧特性図である。
【図６】図４におけるゴーストキー発生パターンを説明
するための多重打鍵時の等価回路図である。
するための多重打鍵時の等価回路図である。
【図７】図４におけるＬｏｗレベルを０Ｖにした時の同
一Ｙラインの多重打鍵時の検出電圧特性図である。
一Ｙラインの多重打鍵時の検出電圧特性図である。
【図８】従来の一例を示すキーボードの回路図である。
【図９】従来の他の例を示すキーボードの回路図であ
る。
る。
１ 抵抗マトリクス ２ スイッチユニット ３ ワンチップマイクロコンピュータ ４ コントロールユニット ５ Ａ／Ｄコンバータ ６ Ｄ／Ａコンバータ ７ 入出力チャネル ８ 出力チャネル ９ ＲＯＭ １０ ＲＡＭ １１ 制御回路 １２ ＡＬＵ １３ 内部バス １４ アナログマルチプレクサ １５ ラッチ １６ シーケンスコントローラ １７ａ，１７ｂ 直列抵抗ストリングス １８ 逐次比較レジスタ １９ バッファ ２０ Ｄ／Ａ変換値設定レジスタ ２１ タップセレクタ
Claims (5)
- 【請求項１】 スイッチ部に抵抗素子を直列接続したス
イッチユニットをマトリクス状に配置した抵抗式キーマ
トリクスと、前記抵抗式キーマトリクスの行方向に接続
された複数本の走査線より順次走査信号を出力するＤ／
Ａコンバータと、前記抵抗式キーマトリクスの列方向に
接続された複数本の検出線より前記スイッチ部のＯＮ／
ＯＦＦに基づくアナログ信号を受信してディジタルデー
タに変換するＡ／Ｄコンバータと、前記Ｄ／Ａコンバー
タおよび前記Ａ／Ｄコンバータを制御するコントロール
ユニットとを含み、前記コントロールユニットは前記Ｄ
／Ａコンバータに走査信号を出力する命令語群および前
記Ａ／Ｄコンバータを制御し且つＡ／Ｄ変換された前記
ディジタルデータとスレッショルド用データを比較し前
記スイッチ部のＯＮ／ＯＦＦを判断する命令語群を記憶
するための読み出し専用メモリと、前記Ａ／Ｄコンバー
タで変換された前記ディジタルデータを記憶し書き込み
／読み出し可能なランダムアクセスメモリと、前記読み
出し専用メモリに記憶されている命令語群を読み出し各
命令語に基づいた制御情報を発生させる制御回路と、前
記制御情報に応答して演算操作を行う演算回路とを備
え、前記Ａ／Ｄコンバータの基準電圧と前記Ｄ／Ａコン
バータの基準電圧を電源電圧とすることを特徴とするキ
ーボード。 - 【請求項２】 前記コントロールユニットと前記Ｄ／Ａ
コンバータおよび前記Ａ／Ｄコンバータは、１チップ上
に集積されたワンチップマイクロコンピュータを構成す
る請求項１記載のキーボード。 - 【請求項３】 前記コントロールユニットは、前記Ｄ／
Ａコンバータおよび前記Ａ／Ｄコンバータにそれぞれ接
続するための出力チャネルおよび入出力チャネルを有
し、前記出力チャネルおよび前記入出力チャネルは前記
読み出し専用メモリ等に内部バスを介して接続される請
求項１記載のキーボード。 - 【請求項４】 電源電圧にかかわらず、ゴーストキーを
防止する機能を実現した請求項１記載のキーボード。 - 【請求項５】 前記Ｄ／Ａコンバータの出力する走査信
号のレベルがハイレベルのときはＣＭＯＳレベルを出力
し、ロウレベルのときは任意のアナログ値を出力する請
求項１記載のキーボード。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4317018A JP2783097B2 (ja) | 1992-11-26 | 1992-11-26 | キーボード |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4317018A JP2783097B2 (ja) | 1992-11-26 | 1992-11-26 | キーボード |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH06161627A JPH06161627A (ja) | 1994-06-10 |
| JP2783097B2 true JP2783097B2 (ja) | 1998-08-06 |
Family
ID=18083504
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4317018A Expired - Lifetime JP2783097B2 (ja) | 1992-11-26 | 1992-11-26 | キーボード |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2783097B2 (ja) |
Families Citing this family (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100905283B1 (ko) * | 2008-03-27 | 2009-06-29 | 배정식 | 다수 키의 동시 입력을 인식할 수 있는 키보드 |
| KR101633949B1 (ko) | 2008-12-24 | 2016-06-27 | 가부시키가이샤 한도오따이 에네루기 켄큐쇼 | 터치 패널 및 그 구동 방법 |
| TWI510969B (zh) | 2013-08-23 | 2015-12-01 | Nuvoton Technology Corp | 輸入裝置及控制單元 |
| CN110398917A (zh) * | 2019-07-05 | 2019-11-01 | 深圳市迈凯诺电气股份有限公司 | 一种同时兼容旋转数字电位器和模拟电位器的控制电路 |
-
1992
- 1992-11-26 JP JP4317018A patent/JP2783097B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPH06161627A (ja) | 1994-06-10 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 19980421 |