JP2773655B2 - Ｖｈｄｌシミュレータ - Google Patents
ＶｈｄｌシミュレータInfo
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- JP2773655B2 JP2773655B2 JP6210696A JP21069694A JP2773655B2 JP 2773655 B2 JP2773655 B2 JP 2773655B2 JP 6210696 A JP6210696 A JP 6210696A JP 21069694 A JP21069694 A JP 21069694A JP 2773655 B2 JP2773655 B2 JP 2773655B2
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- signal
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- vhdl
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Description
【０００１】
【産業上の利用分野】本発明は、双方向信号を有するＶ
ＨＤＬ（ＶHSIC Ｈardware Ｄescription Ｌanguage）
モデルに対するシミュレーションを実行する際に有用
な、ＶＨＤＬシミュレータに関する。
ＨＤＬ（ＶHSIC Ｈardware Ｄescription Ｌanguage）
モデルに対するシミュレーションを実行する際に有用
な、ＶＨＤＬシミュレータに関する。
【０００２】
【従来の技術】ハードウェアをＲＴＬ（register trans
fer level）記述あるいは動作レベル（behavioral leve
l）で記述する専用言語であるＶＨＤＬにより記述され
た論理回路をシミュレーションするＶＨＤＬシミュレー
タの従来の構成は、例えば図５に示すように、入力ＶＨ
ＤＬ記述の構文解析をする構文解析機能Ｅ１、解析結果
のＶＨＤＬモデルをＣＰＵで判読可能なコードに変換す
るコード変換機能Ｅ２、変換されたコードを解釈しＶＨ
ＤＬモデル内に記述された動作をシミュレーションする
シミュレーション機能Ｅ３、シミュレーション結果を出
力する出力機能Ｅ４を有している。なお、ＶＨＤＬの言
語仕様は例えばＩＥＥＥ1076として標準化されている。
fer level）記述あるいは動作レベル（behavioral leve
l）で記述する専用言語であるＶＨＤＬにより記述され
た論理回路をシミュレーションするＶＨＤＬシミュレー
タの従来の構成は、例えば図５に示すように、入力ＶＨ
ＤＬ記述の構文解析をする構文解析機能Ｅ１、解析結果
のＶＨＤＬモデルをＣＰＵで判読可能なコードに変換す
るコード変換機能Ｅ２、変換されたコードを解釈しＶＨ
ＤＬモデル内に記述された動作をシミュレーションする
シミュレーション機能Ｅ３、シミュレーション結果を出
力する出力機能Ｅ４を有している。なお、ＶＨＤＬの言
語仕様は例えばＩＥＥＥ1076として標準化されている。
【０００３】
【発明が解決しようとする課題】前記従来のＶＨＤＬシ
ミュレータにおいて、前記した各機能を用いてＶＨＤＬ
モデル内に存在する双方向信号を扱う場合、該双方向信
号の入出力モードを制御するコントロール信号の値をモ
デル外部から参照しなければならないことになる。
ミュレータにおいて、前記した各機能を用いてＶＨＤＬ
モデル内に存在する双方向信号を扱う場合、該双方向信
号の入出力モードを制御するコントロール信号の値をモ
デル外部から参照しなければならないことになる。
【０００４】すなわち、ＶＨＤＬモデル内に存在する双
方向信号の入出力モードを判定し、双方向信号に対して
テストパターンを与えるか、又はシミュレーション結果
を出力するように制御する場合、ＶＨＤＬモデル内に存
在する双方向信号の入出力モードを制御するコントロー
ル信号の値をＶＨＤＬモデル外部から参照しなければな
らないことになる。
方向信号の入出力モードを判定し、双方向信号に対して
テストパターンを与えるか、又はシミュレーション結果
を出力するように制御する場合、ＶＨＤＬモデル内に存
在する双方向信号の入出力モードを制御するコントロー
ル信号の値をＶＨＤＬモデル外部から参照しなければな
らないことになる。
【０００５】しかしながら、ＶＨＤＬ記述仕様上、ＶＨ
ＤＬモデル内部に存在する信号値をモデル外部から参照
することはできないという制約条件が設けられており、
このため、ＶＨＤＬモデル内に存在する双方向信号の入
出力モードを制御するコントロール信号をＶＨＤＬモデ
ル外まで引き出さなければならないという設計上の制約
が課せられることになる。
ＤＬモデル内部に存在する信号値をモデル外部から参照
することはできないという制約条件が設けられており、
このため、ＶＨＤＬモデル内に存在する双方向信号の入
出力モードを制御するコントロール信号をＶＨＤＬモデ
ル外まで引き出さなければならないという設計上の制約
が課せられることになる。
【０００６】そして、前記設計上の制約が回路設計に際
して容認されない場合、双方向信号を含むＶＨＤＬモデ
ルをシミュレーションすることは不可能であった。
して容認されない場合、双方向信号を含むＶＨＤＬモデ
ルをシミュレーションすることは不可能であった。
【０００７】従って、本発明は、前記問題点を解消し、
モデル内に双方向信号を含むＶＨＤＬモデルのシミュレ
ーションを可能とするＶＨＤＬシミュレータを提供する
ことを目的とする。
モデル内に双方向信号を含むＶＨＤＬモデルのシミュレ
ーションを可能とするＶＨＤＬシミュレータを提供する
ことを目的とする。
【０００８】
【課題を解決するための手段】前記目的を達成するため
に、本発明は、入力されたＶＨＤＬモデル内に双方向信
号を検出した場合に、該双方向信号を入力専用信号と出
力専用信号に分割したモデルを生成する手段と、該モデ
ルと入力されたテストパターン情報に基づき、前記双方
向信号に対して前記入力専用信号がアクティブの時には
前記入力専用信号にテストパターンを入力し、前記出力
専用信号がアクティブの時には前記出力専用信号からの
シミュレーション結果を出力する手段と、を備えたこと
を特徴とするＶＨＤＬシミュレータを提供する。
に、本発明は、入力されたＶＨＤＬモデル内に双方向信
号を検出した場合に、該双方向信号を入力専用信号と出
力専用信号に分割したモデルを生成する手段と、該モデ
ルと入力されたテストパターン情報に基づき、前記双方
向信号に対して前記入力専用信号がアクティブの時には
前記入力専用信号にテストパターンを入力し、前記出力
専用信号がアクティブの時には前記出力専用信号からの
シミュレーション結果を出力する手段と、を備えたこと
を特徴とするＶＨＤＬシミュレータを提供する。
【０００９】また、本発明のＶＨＤＬシミュレータは、
入力されたＶＨＤＬモデルに対して構文解析を行う構文
解析手段と、前記構文解析手段にて解析された前記ＶＨ
ＤＬモデルをＣＰＵで判読可能なコードに変換するコー
ド変換手段と、変換されたコードを解釈し前記ＶＨＤＬ
モデルにて記述された動作をシミュレーションするシミ
ュレーション手段と、を備え、更に、前記入力されたＶ
ＨＤＬモデル内に双方向信号が存在する場合に該双方向
信号がシミュレーション現在時刻時において入力信号受
付可能状態であるか又は信号値出力状態であるかを判定
する双方向信号入出力モード判定手段と、前記双方向信
号入出力モード判定手段による入出力モードの判定結果
が入力信号受付可能状態である場合入力されたテストパ
ターンを前記双方向信号に与えるテストパターン入力手
段と、前記双方向信号入出力モード判定手段による入出
力モードの判定結果が信号出力状態である場合前記双方
向信号のシミュレーション結果をファイルに出力する出
力手段と、を有することを特徴とするものである。
入力されたＶＨＤＬモデルに対して構文解析を行う構文
解析手段と、前記構文解析手段にて解析された前記ＶＨ
ＤＬモデルをＣＰＵで判読可能なコードに変換するコー
ド変換手段と、変換されたコードを解釈し前記ＶＨＤＬ
モデルにて記述された動作をシミュレーションするシミ
ュレーション手段と、を備え、更に、前記入力されたＶ
ＨＤＬモデル内に双方向信号が存在する場合に該双方向
信号がシミュレーション現在時刻時において入力信号受
付可能状態であるか又は信号値出力状態であるかを判定
する双方向信号入出力モード判定手段と、前記双方向信
号入出力モード判定手段による入出力モードの判定結果
が入力信号受付可能状態である場合入力されたテストパ
ターンを前記双方向信号に与えるテストパターン入力手
段と、前記双方向信号入出力モード判定手段による入出
力モードの判定結果が信号出力状態である場合前記双方
向信号のシミュレーション結果をファイルに出力する出
力手段と、を有することを特徴とするものである。
【００１０】本発明のＶＨＤＬシミュレータにおいて
は、好ましくは、コード変換手段は、ＶＨＤＬモデルの
変換において前記双方向信号を入力専用信号と出力専用
信号に分割したモデルのコードを記憶手段に登録するこ
とを特徴としている。
は、好ましくは、コード変換手段は、ＶＨＤＬモデルの
変換において前記双方向信号を入力専用信号と出力専用
信号に分割したモデルのコードを記憶手段に登録するこ
とを特徴としている。
【００１１】また、本発明のＶＨＤＬシミュレータにお
いては、好ましくは、テストパターンを入力し該テスト
パターン情報に基づき双方向信号を検出した際に、双方
向信号名を出力するテストパターン入力手段を備えてい
る。
いては、好ましくは、テストパターンを入力し該テスト
パターン情報に基づき双方向信号を検出した際に、双方
向信号名を出力するテストパターン入力手段を備えてい
る。
【００１２】さらに、本発明のＶＨＤＬシミュレータに
おいては、好ましくは、双方向信号入出力モード判定手
段は、前記テストパターン入力手段から出力された双方
向信号名を前記コード変換手段により前記記憶手段に登
録されたＶＨＤＬモデルのコード内で探索する双方向信
号探索手段を備えている。
おいては、好ましくは、双方向信号入出力モード判定手
段は、前記テストパターン入力手段から出力された双方
向信号名を前記コード変換手段により前記記憶手段に登
録されたＶＨＤＬモデルのコード内で探索する双方向信
号探索手段を備えている。
【００１３】さらにまた、本発明のＶＨＤＬシミュレー
タにおいては、好ましくは、双方向信号入出力モード判
定手段が、前記記憶手段に記録されたモデルとテストパ
ターン入力手段から入力されたテストパターン情報に基
づき、前記分割された入力専用信号がアクティブの時に
は前記双方向信号を入力モードと判定し、前記分割され
た出力専用信号がアクティブの時には前記双方向信号を
出力モードと判定することを特徴とするものである。
タにおいては、好ましくは、双方向信号入出力モード判
定手段が、前記記憶手段に記録されたモデルとテストパ
ターン入力手段から入力されたテストパターン情報に基
づき、前記分割された入力専用信号がアクティブの時に
は前記双方向信号を入力モードと判定し、前記分割され
た出力専用信号がアクティブの時には前記双方向信号を
出力モードと判定することを特徴とするものである。
【００１４】そして、本発明のＶＨＤＬシミュレータ
は、好適な態様として、入力されたＶＨＤＬモデルに対
して構文解析を行う構文解析手段と、前記構文解析手段
にて解析された前記ＶＨＤＬモデルをＣＰＵで判読可能
なコードに変換するコード変換手段であって、前記ＶＨ
ＤＬモデル内の双方向信号を入力専用信号と出力専用信
号に分割したモデルに変換するコード変換手段と、変換
されたコードを解釈し前記ＶＨＤＬモデルにて記述され
た動作をシミュレーションするシミュレーション手段
と、テストパターンを入力し、入力されたテストパター
ン情報に基づき双方向信号を検出した際に、少なくとも
双方向信号名を出力するテストパターン入力手段と、前
記テストパターン入力手段から出力された前記双方向信
号名に基づき前記コード変換手段により出力されるＶＨ
ＤＬモデルのコードについて双方向信号を探索する双方
向信号探索手段と、前記双方向信号探索手段により見い
出された前記ＶＨＤＬモデル内の双方向信号であって、
前記入力専用信号と出力専用信号に分割された前記双方
向信号に対して、前記テストパターン情報に基づき、前
記入力専用信号がアクティブの時には入力モードと判定
し、前記出力専用信号がアクティブの時には入力モード
と判定する入出力モード判定手段と、前記入出力モード
判定手段による入出力モードの判定結果が入力信号受付
可能状態である場合前記テストパターンを前記双方向信
号に与えるテストパターン入力手段と、前記入出力モー
ド判定手段による入出力モードの判定結果が信号出力状
態である場合前記双方向信号のシミュレーション結果を
ファイルに出力する出力手段と、を有することを特徴と
するものである。
は、好適な態様として、入力されたＶＨＤＬモデルに対
して構文解析を行う構文解析手段と、前記構文解析手段
にて解析された前記ＶＨＤＬモデルをＣＰＵで判読可能
なコードに変換するコード変換手段であって、前記ＶＨ
ＤＬモデル内の双方向信号を入力専用信号と出力専用信
号に分割したモデルに変換するコード変換手段と、変換
されたコードを解釈し前記ＶＨＤＬモデルにて記述され
た動作をシミュレーションするシミュレーション手段
と、テストパターンを入力し、入力されたテストパター
ン情報に基づき双方向信号を検出した際に、少なくとも
双方向信号名を出力するテストパターン入力手段と、前
記テストパターン入力手段から出力された前記双方向信
号名に基づき前記コード変換手段により出力されるＶＨ
ＤＬモデルのコードについて双方向信号を探索する双方
向信号探索手段と、前記双方向信号探索手段により見い
出された前記ＶＨＤＬモデル内の双方向信号であって、
前記入力専用信号と出力専用信号に分割された前記双方
向信号に対して、前記テストパターン情報に基づき、前
記入力専用信号がアクティブの時には入力モードと判定
し、前記出力専用信号がアクティブの時には入力モード
と判定する入出力モード判定手段と、前記入出力モード
判定手段による入出力モードの判定結果が入力信号受付
可能状態である場合前記テストパターンを前記双方向信
号に与えるテストパターン入力手段と、前記入出力モー
ド判定手段による入出力モードの判定結果が信号出力状
態である場合前記双方向信号のシミュレーション結果を
ファイルに出力する出力手段と、を有することを特徴と
するものである。
【００１５】
【作用】本発明によれば、双方向信号又は双方向端子を
有するＶＨＤＬモデルに対して、ＶＨＤＬシミュレータ
内部で、入力専用信号と出力専用信号に分割し、テスト
パターン入力情報とＶＨＤＬモデルに基づき、双方向信
号の入力／出力モードを判定し、入力モードの際には入
力テストパターンを抽出して入力専用信号としてシミュ
レーション部に渡し、出力モードの際にはシミュレーシ
ョン結果を出力専用信号として出力することにより、双
方向信号のコントロール信号をモデル外部に引き出さな
ければいけないというＶＨＤＬモデルの設計制約を不要
としている。
有するＶＨＤＬモデルに対して、ＶＨＤＬシミュレータ
内部で、入力専用信号と出力専用信号に分割し、テスト
パターン入力情報とＶＨＤＬモデルに基づき、双方向信
号の入力／出力モードを判定し、入力モードの際には入
力テストパターンを抽出して入力専用信号としてシミュ
レーション部に渡し、出力モードの際にはシミュレーシ
ョン結果を出力専用信号として出力することにより、双
方向信号のコントロール信号をモデル外部に引き出さな
ければいけないというＶＨＤＬモデルの設計制約を不要
としている。
【００１６】
【実施例】以下、本発明について図面を参照して説明す
る。
る。
【００１７】図１に、本発明の一実施例の構成を示す。
図１を参照して、本実施例は、テストパターンＡ７を入
力するテストパターン入力機能Ａ１、入力ＶＨＤＬ記述
の構文解析をする構文解析機能Ａ２、解析結果のＶＨＤ
ＬモデルをＣＰＵで判読可能なコードに変換生成するコ
ード生成機能Ａ３、双方向信号の入力／出力モードを判
定する双方向信号入出力モード判定機能Ａ４、双方向信
号入出力モード判定機能Ａ４の判定結果に基づき、ＶＨ
ＤＬモデル内に記述された動作をシミュレーションする
ＶＨＤＬシミュレータ機能Ａ５、シミュレーション結果
を出力する出力機能Ａ６から構成されている。
図１を参照して、本実施例は、テストパターンＡ７を入
力するテストパターン入力機能Ａ１、入力ＶＨＤＬ記述
の構文解析をする構文解析機能Ａ２、解析結果のＶＨＤ
ＬモデルをＣＰＵで判読可能なコードに変換生成するコ
ード生成機能Ａ３、双方向信号の入力／出力モードを判
定する双方向信号入出力モード判定機能Ａ４、双方向信
号入出力モード判定機能Ａ４の判定結果に基づき、ＶＨ
ＤＬモデル内に記述された動作をシミュレーションする
ＶＨＤＬシミュレータ機能Ａ５、シミュレーション結果
を出力する出力機能Ａ６から構成されている。
【００１８】図２は、図１に示す本実施例の構成におけ
る処理の詳細を示す流れ図である。
る処理の詳細を示す流れ図である。
【００１９】図２を参照して、テストパターン入力機能
Ａ１は、テストパターン解釈部Ｂ１、命令解釈部Ｂ２、
テストパターン適用部Ｂ３を有している。
Ａ１は、テストパターン解釈部Ｂ１、命令解釈部Ｂ２、
テストパターン適用部Ｂ３を有している。
【００２０】また、構文解析機能Ａ２は、ＶＨＤＬモデ
ルの構文解釈部Ｂ４を有し、コード生成機能Ａ３は、コ
ード変換部Ｂ５を有している。
ルの構文解釈部Ｂ４を有し、コード生成機能Ａ３は、コ
ード変換部Ｂ５を有している。
【００２１】そして、双方向信号入出力モード判定機能
Ａ４は、双方向信号サーチ部Ｂ６、入出力モード判定部
Ｂ７を有している。さらに、ＶＨＤＬシミュレータ機能
Ａ５は、シミュレーション部Ｂ８を有し、出力機能Ａ６
は、命令解釈部Ｂ９と出力部Ｂ１０とを有している。
Ａ４は、双方向信号サーチ部Ｂ６、入出力モード判定部
Ｂ７を有している。さらに、ＶＨＤＬシミュレータ機能
Ａ５は、シミュレーション部Ｂ８を有し、出力機能Ａ６
は、命令解釈部Ｂ９と出力部Ｂ１０とを有している。
【００２２】図３は、双方向信号Ｃ２と双方向信号Ｃ２
に対するコントロール信号Ｃ１を有する入力ＶＨＤＬモ
デルの一例を説明するための図である。
に対するコントロール信号Ｃ１を有する入力ＶＨＤＬモ
デルの一例を説明するための図である。
【００２３】図４は、図３の入力ＶＨＤＬモデル例に対
して、図１に示す構文解釈機能Ａ２、コード生成機能Ａ
３を適用した後にメモリＢ１４（図２参照）上に展開さ
れた双方向信号を有するモデルを説明するための図であ
る。
して、図１に示す構文解釈機能Ａ２、コード生成機能Ａ
３を適用した後にメモリＢ１４（図２参照）上に展開さ
れた双方向信号を有するモデルを説明するための図であ
る。
【００２４】次に、本実施例の動作について図面を参照
して説明する。
して説明する。
【００２５】まず、図３に示す双方向信号Ｃ２を有する
ＶＨＤＬモデルを構文解釈部Ｂ４に入力し、コード変換
部Ｂ５においてＣＰＵが解釈可能なコードに変換し、変
換過程において、双方向信号Ｃ２に対する信号を、図４
に示す入力専用信号Ｄ２、出力専用信号Ｄ３に分割して
メモリＢ１４に登録する。
ＶＨＤＬモデルを構文解釈部Ｂ４に入力し、コード変換
部Ｂ５においてＣＰＵが解釈可能なコードに変換し、変
換過程において、双方向信号Ｃ２に対する信号を、図４
に示す入力専用信号Ｄ２、出力専用信号Ｄ３に分割して
メモリＢ１４に登録する。
【００２６】テストパターン解釈部Ｂ１は、入力テスト
パターンＢ１２中に定義されている信号名、信号属性、
信号名に対する信号値等のテストパターン情報を読み込
んでメモリＢ１３に登録し、読み込んだ情報中に双方向
信号Ｃ２に対する情報が含まれていた場合、双方向信号
名を双方向信号サーチ部Ｂ６に伝達する。なお、テスト
パターン情報は、イベント駆動型シミュレータではイベ
ントテーブルにて与えられる。
パターンＢ１２中に定義されている信号名、信号属性、
信号名に対する信号値等のテストパターン情報を読み込
んでメモリＢ１３に登録し、読み込んだ情報中に双方向
信号Ｃ２に対する情報が含まれていた場合、双方向信号
名を双方向信号サーチ部Ｂ６に伝達する。なお、テスト
パターン情報は、イベント駆動型シミュレータではイベ
ントテーブルにて与えられる。
【００２７】双方向信号サーチ部Ｂ６は前述したメモリ
Ｂ１４に登録されたモデル中から双方向信号Ｃ２に対す
る入力専用信号Ｄ２の信号情報と出力専用信号Ｄ３の信
号情報を抽出して、入出力モード判定部Ｂ７に抽出した
信号情報を渡す。
Ｂ１４に登録されたモデル中から双方向信号Ｃ２に対す
る入力専用信号Ｄ２の信号情報と出力専用信号Ｄ３の信
号情報を抽出して、入出力モード判定部Ｂ７に抽出した
信号情報を渡す。
【００２８】入出力モード判定部Ｂ７では、入力専用信
号Ｄ２と出力専用信号Ｄ３に対する信号情報の内容から
双方向信号Ｃ２に対する入出力モードの判定を行い、判
定結果を命令解釈部Ｂ２、命令解釈部Ｂ９に伝達する。
号Ｄ２と出力専用信号Ｄ３に対する信号情報の内容から
双方向信号Ｃ２に対する入出力モードの判定を行い、判
定結果を命令解釈部Ｂ２、命令解釈部Ｂ９に伝達する。
【００２９】より詳細には、入出力モード判定部Ｂ７に
おいて、入力専用信号Ｄ２に対するテストパターンがア
クティブのとき双方向信号Ｃ２が入力モードであると判
定し、出力専用信号Ｄ３に対するテストパターンがアク
ティブのとき双方向信号Ｃ２が出力モードであると判定
する。なお、テストパターンは通常１、０、Ｘ（不
定）、Ｚ（高インピーダンス）等で表わされる。
おいて、入力専用信号Ｄ２に対するテストパターンがア
クティブのとき双方向信号Ｃ２が入力モードであると判
定し、出力専用信号Ｄ３に対するテストパターンがアク
ティブのとき双方向信号Ｃ２が出力モードであると判定
する。なお、テストパターンは通常１、０、Ｘ（不
定）、Ｚ（高インピーダンス）等で表わされる。
【００３０】入出力モード判定部Ｂ７における判定結果
が、入力モードに対する判定であった場合、命令解釈部
Ｂ２は、テストパターン適用部Ｂ３に対してメモリＢ１
３からテストパターンを抽出し、シミュレーション部Ｂ
８にテストパターンを渡す命令を出力する。
が、入力モードに対する判定であった場合、命令解釈部
Ｂ２は、テストパターン適用部Ｂ３に対してメモリＢ１
３からテストパターンを抽出し、シミュレーション部Ｂ
８にテストパターンを渡す命令を出力する。
【００３１】入出力モード判定部Ｂ７における判定結果
が、出力モードに対する判定であった場合、命令解釈部
Ｂ９は、シミュレーション部Ｂ８においてシミュレーシ
ョンした結果を格納しているメモリＢ１５からシミュレ
ーション結果を抽出して該シミュレーション結果に出力
するように出力部Ｂ１０に命令を伝達してシミュレーシ
ョン出力結果Ｂ１６を得る。
が、出力モードに対する判定であった場合、命令解釈部
Ｂ９は、シミュレーション部Ｂ８においてシミュレーシ
ョンした結果を格納しているメモリＢ１５からシミュレ
ーション結果を抽出して該シミュレーション結果に出力
するように出力部Ｂ１０に命令を伝達してシミュレーシ
ョン出力結果Ｂ１６を得る。
【００３２】以上説明したように、本実施例によれば、
双方向信号又は双方向端子を有するＶＨＤＬモデルに対
して、ＶＨＤＬシミュレータ内部で、入力専用信号と出
力専用信号に分割し、テストパターン入力とＶＨＤＬモ
デルに基づき、双方向信号の入力／出力モードを判定
し、入力モードの際には入力テストパターンを抽出して
入力信号としてシミュレーション部に渡し、出力モード
の際にはシミュレーション結果を出力専用信号から出力
することにより、双方向信号のコントロール信号をモデ
ル外部に引き出すことなくシミュレーションが行なえ、
双方向信号のコントロール信号をモデル外部に引き出さ
なければならないという設計制約をＶＨＤＬモデルに対
して課すことを不要としている
双方向信号又は双方向端子を有するＶＨＤＬモデルに対
して、ＶＨＤＬシミュレータ内部で、入力専用信号と出
力専用信号に分割し、テストパターン入力とＶＨＤＬモ
デルに基づき、双方向信号の入力／出力モードを判定
し、入力モードの際には入力テストパターンを抽出して
入力信号としてシミュレーション部に渡し、出力モード
の際にはシミュレーション結果を出力専用信号から出力
することにより、双方向信号のコントロール信号をモデ
ル外部に引き出すことなくシミュレーションが行なえ、
双方向信号のコントロール信号をモデル外部に引き出さ
なければならないという設計制約をＶＨＤＬモデルに対
して課すことを不要としている
【００３３】
【発明の効果】以上説明したように、本発明によれば、
双方向信号を有するＶＨＤＬモデルに対してコントロー
ル信号をモデル外部に引き出さなければいけないという
設計制約をＶＨＤＬモデルに対して課すことが不要とさ
れ、双方向信号に対してテストパターンの入力、シミュ
レーション結果の出力が行える。
双方向信号を有するＶＨＤＬモデルに対してコントロー
ル信号をモデル外部に引き出さなければいけないという
設計制約をＶＨＤＬモデルに対して課すことが不要とさ
れ、双方向信号に対してテストパターンの入力、シミュ
レーション結果の出力が行える。
【００３４】このため、本発明によれば、従来、回路設
計上、上記設計制約が容認されない場合、双方向信号を
含むＶＨＤＬモデルをシミュレーションすることが不可
能であった回路のＶＨＤＬモデル化、ＶＨＤＬシミュレ
ーションの実行を可能とするという効果を有する。
計上、上記設計制約が容認されない場合、双方向信号を
含むＶＨＤＬモデルをシミュレーションすることが不可
能であった回路のＶＨＤＬモデル化、ＶＨＤＬシミュレ
ーションの実行を可能とするという効果を有する。
【００３５】本発明においては、請求項３ないし６に規
定される好適な態様を備えた構成によっても同様に上記
効果を奏すると共に、さらに請求項７に好ましい構成が
規定されるＶＨＤＬシミュレータによっても上記効果を
奏するものであり、ＶＨＤＬモデルによる回路シミュレ
ーションの適用範囲を拡大し、大規模論理ＬＳＩ設計等
における設計の効率を大幅に向上するものである。
定される好適な態様を備えた構成によっても同様に上記
効果を奏すると共に、さらに請求項７に好ましい構成が
規定されるＶＨＤＬシミュレータによっても上記効果を
奏するものであり、ＶＨＤＬモデルによる回路シミュレ
ーションの適用範囲を拡大し、大規模論理ＬＳＩ設計等
における設計の効率を大幅に向上するものである。
【図１】本発明の一実施例の構成を示すブロック図であ
る。
る。
【図２】本発明に一実施例における処理の詳細を示した
流れ図である。
流れ図である。
【図３】入力ＶＨＤＬモデル例を示す図である。
【図４】図３に示す入力ＶＨＤＬモデルに対して本発明
の一実施例を適用した後のメモリ上のモデルである。
の一実施例を適用した後のメモリ上のモデルである。
【図５】従来のＶＨＤＬシミュレータの構成を示すブロ
ック図である。
ック図である。
Ａ１ テストパターン入力機能 Ａ２ 構文解析機能 Ａ３ コード生成機能 Ａ４ 双方向信号入出力モード判定機能 Ａ５ ＶＨＤＬシミュレータ機能 Ａ６ 出力機能 Ａ７ テストパターン Ａ８ ＶＨＤＬモデル Ａ９ 出力結果 Ｂ１ テストパターン解釈部 Ｂ２ 命令解釈部 Ｂ３ テストパターン適用部 Ｂ４ 構文解釈部 Ｂ５ コード変換部 Ｂ６ 双方向信号サーチ部 Ｂ７ 入出力モード判定部 Ｂ８ シミュレーション部 Ｂ９ 命令解釈部 Ｂ１０ 出力部 Ｂ１１ ＶＨＤＬモデル Ｂ１２ テストパターン Ｂ１３、Ｂ１４、Ｂ１５ メモリ Ｂ１６ シミュレーション出力結果 Ｃ１ コントロール信号 Ｃ２ 双方向信号 Ｄ２ 入力専用信号 Ｄ３ 出力専用信号
───────────────────────────────────────────────────── フロントページの続き (58)調査した分野(Int.Cl.6，ＤＢ名) G06F 17/50 ＪＩＣＳＴファイル（ＪＯＩＳ)
Claims (7)
- 【請求項１】入力されたＶＨＤＬモデル内に双方向信号
を検出した場合に、該双方向信号を入力専用信号と出力
専用信号に分割したモデルを生成する手段と、 該モデルと入力されたテストパターン情報に基づき、前
記双方向信号に対して前記入力専用信号がアクティブの
時には前記入力専用信号にテストパターンを入力し、前
記出力専用信号がアクティブの時には前記出力専用信号
からのシミュレーション結果を出力する手段と、を備え
たことを特徴とするＶＨＤＬシミュレータ。 - 【請求項２】入力されたＶＨＤＬモデルに対して構文解
析を行う構文解析手段と、 前記構文解析手段にて解析された前記ＶＨＤＬモデルを
ＣＰＵで判読可能なコードに変換するコード変換手段
と、 変換されたコードを解釈し前記ＶＨＤＬモデルにて記述
された動作をシミュレーションするシミュレーション手
段と、 を備え、更に、 前記入力されたＶＨＤＬモデル内に双方向信号が存在す
る場合に該双方向信号がシミュレーション現在時刻時に
おいて入力信号受付可能状態であるか又は信号値出力状
態であるかを判定する双方向信号入出力モード判定手段
と、 前記双方向信号入出力モード判定手段による入出力モー
ドの判定結果が入力信号受付可能状態である場合入力さ
れたテストパターンを前記双方向信号に与えるテストパ
ターン入力手段と、 前記双方向信号入出力モード判定手段による入出力モー
ドの判定結果が信号出力状態である場合前記双方向信号
のシミュレーション結果をファイルに出力する出力手段
と、 を有することを特徴とするＶＨＤＬシミュレータ。 - 【請求項３】前記コード変換手段が、ＶＨＤＬモデルの
変換において前記双方向信号を入力専用信号と出力専用
信号に分割したモデルのコードを記憶手段に登録するこ
とを特徴とする請求項２記載のＶＨＤＬシミュレータ。 - 【請求項４】テストパターンを入力し該テストパターン
情報に基づき双方向信号を検出した際に、双方向信号名
を出力するテストパターン入力手段を備えたことを特徴
とする請求項２記載のＶＨＤＬシミュレータ。 - 【請求項５】前記双方向信号入出力モード判定手段が、
前記テストパターン入力手段から出力された双方向信号
名を前記コード変換手段により前記記憶手段に登録され
たＶＨＤＬモデルのコード内で探索する双方向信号探索
手段を備えたことを特徴とする請求項３記載のＶＨＤＬ
シミュレータ。 - 【請求項６】前記双方向信号入出力モード判定手段が、
前記記憶手段に記録されたモデルと前記テストパターン
入力手段から入力されたテストパターン情報に基づき、
前記分割された入力専用信号がアクティブの時には前記
双方向信号を入力モードと判定し、前記分割された出力
専用信号がアクティブの時には前記双方向信号を出力モ
ードと判定することを特徴とする請求項３記載のＶＨＤ
Ｌシミュレータ。 - 【請求項７】入力されたＶＨＤＬモデルに対して構文解
析を行う構文解析手段と、 前記構文解析手段にて解析された前記ＶＨＤＬモデルを
ＣＰＵで判読可能なコードに変換するコード変換手段で
あって、前記ＶＨＤＬモデル内の双方向信号を入力専用
信号と出力専用信号に分割したモデルに変換するコード
変換手段と、 変換されたコードを解釈し前記ＶＨＤＬモデルにて記述
された動作をシミュレーションするシミュレーション手
段と、 テストパターンを入力し、入力されたテストパターン情
報に基づき双方向信号を検出した際に、少なくとも双方
向信号名を出力するテストパターン入力手段と、 前記テストパターン入力手段から出力された前記双方向
信号名に基づき前記コード変換手段により出力される前
記ＶＨＤＬモデルのコードについて双方向信号を探索す
る双方向信号探索手段と、 前記双方向信号探索手段により見い出された前記ＶＨＤ
Ｌモデル内の双方向信号であって、前記入力専用信号と
出力専用信号に分割された前記双方向信号に対して、前
記テストパターン情報に基づき、前記入力専用信号がア
クティブの時には入力モードと判定し、前記出力専用信
号がアクティブの時には入力モードと判定する入出力モ
ード判定手段と、 前記入出力モード判定手段による入出力モードの判定結
果が入力信号受付可能状態である場合前記テストパター
ンを前記双方向信号に与えるテストパターン入力手段
と、 前記入出力モード判定手段による入出力モードの判定結
果が信号出力状態である場合前記双方向信号のシミュレ
ーション結果をファイルに出力する出力手段と、 を有することを特徴とするＶＨＤＬシミュレータ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6210696A JP2773655B2 (ja) | 1994-08-12 | 1994-08-12 | Ｖｈｄｌシミュレータ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6210696A JP2773655B2 (ja) | 1994-08-12 | 1994-08-12 | Ｖｈｄｌシミュレータ |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0855143A JPH0855143A (ja) | 1996-02-27 |
| JP2773655B2 true JP2773655B2 (ja) | 1998-07-09 |
Family
ID=16593590
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP6210696A Expired - Lifetime JP2773655B2 (ja) | 1994-08-12 | 1994-08-12 | Ｖｈｄｌシミュレータ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2773655B2 (ja) |
Family Cites Families (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH05282395A (ja) * | 1992-03-27 | 1993-10-29 | Nec Corp | ハードウェアシミュレータの双方向ピン入出力切換え方法 |
-
1994
- 1994-08-12 JP JP6210696A patent/JP2773655B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0855143A (ja) | 1996-02-27 |
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| Date | Code | Title | Description |
|---|---|---|---|
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