JP2767751B2

JP2767751B2 - 優先順位選択のための回路装置および方法

Info

Publication number: JP2767751B2
Application number: JP1173864A
Authority: JP
Inventors: ロート、フレック; マルク、ポレート; カールハインツ、マタイス
Original assignee: Siemens AG
Current assignee: Siemens AG
Priority date: 1988-07-07
Filing date: 1989-07-04
Publication date: 1998-06-18
Anticipated expiration: 2013-06-18
Also published as: DE58908227D1; EP0349905B1; JPH0259848A; EP0349905A1

Description

【発明の詳細な説明】〔産業上の利用分野〕この発明は、中央処理装置と、この中央処理装置に相
異なる優先順位の中断要求をする多数の割込み源とを有
する集積回路の優先順位選択のための回路装置に関する
ものである。

〔従来の技術〕

一番最初の計算機システムでは、まさに実行中のプロ
グラムの中断は可能でなかった。外部ユニットから中央
処理装置へのアクセスを可能にするためには、これらの
すべての装置が特定の時間間隔内に、サービス要求が処
理装置にされているか否かを問合わせなければならなか
った。この問合わせ周期の間、処理装置は他のジョブを
実行し得なかった。

その次の計算機世代は、周辺源のサービス要求がなさ
れているときには、中央処理装置が中断線を介して中断
され得るように構成された。処理装置はそれに基づい
て、中断要求を有する源を決定するため、すべての源に
問合わせなければならなかった。

その後の計算機システムは多数の中断要求線または中
央割込みモジュールを備えていた。これらのいわゆる中
央割込みコントローラは、中断された源を同定し得るベ
クトルを発生した。その際にいくつかのシステムは、よ
り高い優先順位を有する源をより低い優先順位を有する
源にくらべて優先することを可能にする割込みマスクを
備えていた。

最近のマイクロコントローラは、チップ上に一緒に集
積されたより多数の機能ユニット、たとえばカウンタ／
タイマー、アナログ−ディジタル変換器、直列インタフ
ェースまたはキャプチュアおよび比較ユニットのような
機能ユニットを設けられている。すべてのこれらのユニ
ットは、CPUによるサービスが必要とされるまで、中央
処理装置と並列に、ユニットに対応付けられている一定
の機能を実行する。中央処理装置はこのような中断の際
に、まさに実行中のプログラムの状態を記憶し、また相
応する源のサービスのためサブプログラムに分岐する。

最近のマイクロコントローラシステムでは、準並列に
実行すべき事象またはジョブの数が著しく増大してい
る。ますます多くの中断要求を同時に処理する必要性
は、マイクロコントローラ内で中断要求を処理するため
特に複雑で高価なシステムに通じている。加えて、同一
のマイクロコントローラモジュールが多数の異なる用途
に対して構成されていなければならない。その際に各用
途は、準並列に実行すべきジョブの特別なスペクトルを
必要とする。このフレキシビリティの要求はたとえば、
同時に存在する中断要求の処理の順序が変更可能でなけ
ればならないこと、すなわち中断要求の優先順位付けが
可能でなければならないことに通ずる。

現在マイクロコントローラの多くのメーカーは、確か
に中央処理装置は同一であるが、一緒に集積されている
周辺ユニットの数および形式がモジュールごとに可変で
あるいわゆるマイクロコントローラファミリーをを提供
している。現在優先順位選択のための回路装置では、フ
ァミリーのなかの個々のモジュールのすべての特性をで
きるかぎり統一的な仕方で満足することが期待される。

現在たいていのシステムは、中断要求を１つまたはそ
れ以上の要求および帰還報知線により処理する中央決定
モジュールを含んでいる。

一般に、割込み源の数が少ないならば、割込み源が要
求線を能動化し、それに基づいて中央処理装置がまさに
実行中のプログラムを中断し、また割込みの源を探索す
る１線システムが好まれる。この探索過程で同時に各個
の源の優先順位も決定され、また最高の優先順位を有す
る源が選択され得る。多数の源が等しい優先順位を有す
る場合には、探索実行により、どの源が優先されるかが
決定され得る。一般に中央処理装置は、まさに実行中の
ジョブの優先順位よりも高い優先順位を有する要求のみ
を受容する。

より少ない頻度で応用される技術は各割込み源に対し
て、中央中断ユニットと接続されている固有の中断線を
備えている。各線は別々のレリーズまたは阻止、優先か
つ評価し得る。そのために必要なハードウェアの費用を
低減するため、中断要求を等しい優先順位を有する群に
分割するべく努力されている。この優先方法の利点は、
並列な選択方法により高い回答速度が達成されることに
ある。しかし中断源が多い場合には、フレキシビリティ
が強く制限される。

中央中断ユニットを有する回路とならんで、各割込み
源が、固有の優先順位を他の源の優先順位と比較するこ
とを可能にする固有のハードウェア回路と接続されてい
るいわゆる分布割込みシステムが知られている。目下最
高の優先順位を有する源が決定されたならば、中央処理
装置は帰還報知線を介してまさに実行中のプログラムを
中断することを要求され得る。

この回路変形例の利点は、システムの完全なフレキシ
ビリティが損なわれることなしに、任意に多くの追加的
な割込み源が実現され得ることにある。この分散中断シ
ステムの前提条件は、割込み源の中または間の回路費用
を可能なかぎりわずかに保つことである。この形式の公
知のシステムでは、すべての源が共通の線により互いに
接続されている。特別な問合わせおよび帰還方法を介し
て各源は、共通の線を介して与えられている優先順位ビ
ットにより、それが最高の優先順位を有するか否かを検
査する。

問合わせ方法はそれぞれ最高の優先順位ビットで開始
し、また段階的により低値の優先順位ビットに飛躍す
る。他の源にくらべて低値の優先順位を有する各源は共
通線をレリーズしなければならない。問合わせモードの
終了時に、目下最高の優先順位を有する源のみが共通線
と接続されている状態にとどまる。この問合わせ回路は
接続線の簡単な構成の点で優れているけれども、実時間
ジョブを解決しなければならないマイクロコントローラ
システムに使用するには不満足である。なぜならば、シ
ステムにより条件付けられる直列問合せモードがあまり
に長い回答時間を必要とするからである。

〔発明が解決しようとする課題〕

本発明の課題は、簡単な構成および短い回答時間の点
で優れている優先順位選択のための回路装置および方法
を提供することである。

〔課題を解決するための手段〕

この課題は、この発明によれば、請求項１に記載され
た構成により解決される。

その際に、割込みバスがの関係を満足するｍ本の信号線を含んでいることは有利
である。

上記の課題のもう１つの解決策は、割込みバスの信号
線を、中央処理装置に中断要求する割込み源によりそれ
らに対応付けられている優先順位番号に相応して能動化
することにある。そのために第１の選択サイクルの間
に、優先順位番号（優先順位値）の高値部分に相応する
信号線およびすべての低値信号線が能動化される。その
際に中央割込み節点は最高値に能動化された信号線の優
先順位値を記憶する。選択サイクルに関与したすべての
周辺割込み節点は、割込みバス上の状態をそれからそれ
ぞれ送られた優先順位値と比較する。その際に割込み節
点がその優先順位値がそれぞれ最高でなかったことを確
かめると、付属の割込み源はすぐ次の選択サイクルへの
関与を排除される。その後の選択サイクルでは、すべて
の残りの源が、再び優先順位番号のすぐ次の低値の部分
に相応して割込みバスの信号線を能動化することによっ
て、新たに優先順位選択に関与する。中央割込み節点は
再び最高値の能動化された信号線に相応する優先順位値
を記憶し、また周辺割込み節点は、優先順位値が最高で
なかったすべての源の、すぐ次の選択サイクルへの関与
を排除する。

この方法は、最高の優先順位番号を有する割込み源が
見い出されている間は実行される。

優先順位巡回を得た割込み節点は１つまたはそれ以上
のサイクル中に同定アドレスであるベクトルを割込みバ
スを介して中央割込み節点に送る。この中央割込み節点
は中央処理装置のなかのまさにランしているプログラム
の確立された優先順位に基づいて、また中央処理装置の
なかのその他の条件（たとえばすべての割込みの阻止、
命令終了など）に基づいて、割込み要求が処理され得る
か否かを決定する。肯定の場合には、中央割込み節点は
割込みバスを介して、優先順位巡回を得た周辺割込み節
点にその割込み要求を消去させる確認信号を送る。同時
に中央処理装置はまさに実行中のプログラムを中断し、
またベクトルにより定められた割込み処理ルーチンに分
岐するようにされる。しかし、たとえばまさに中央処理
装置内で実行中のプログラムが割込み要求よりも高い優
先順位を有するために、当該の割込み要求が中央処理装
置により受容されないならば、要求は当該の周辺割込み
節点のなかにセットされた状態にとどまり、また節点は
再びすぐに次の優先順位巡回に関与する。

可能な優先順位番号の数は選択サイクルの数および割
込みバスのなかの信号線の数により定められている。Ｎ
個の割込み源に対しては式Ｎ≦（ｍ＋１）!!（ここでｍ
は信号線の数、ｎは選択サイクルの数）が成り立つ。25
6個の割込み源を有するマイクロコントローラに対し
て、このことはたとえば、４つの信号線を有する装置で
は遅くとも４つの選択サイクルの後に最高の優先順位番
号を有する割込み源が求められていることを意味する。

〔発明の効果〕

本発明による方法によれば、各割込み源をそのレジス
タユニットの簡単な変更により各任意の優先順位にセッ
トすることが可能である。追加的な割込み源の実現の際
に優先順位選択のための回路装置の費用は新しい源の数
と共に単に直線的に増大する。

もう１つの利点は、別の割込み源の実現の際に割込み
バスも中央割込み節点も変更される必要がないことから
生ずる。さらに周辺割込み節点の回路も変更される必要
がなく、簡単に二重化され得る。それによって各々の別
の割込み源の実現のための追加的な費用はわずかであ
る。

本発明による方法では、中断を要求するすべての割込
み源が同時に、すなわち並列にその優先順位を問い合わ
されるので、本方法は純粋に直列な問い合わせ方法より
も著しく高速である。さらに選択サイクルの数が、割込
みバスのなかに相応に多数の信号線が設けられているこ
とにより減ぜられ得る。それによって製作者に、より多
くの選択サイクルを問い合わせのために許すことによっ
て信号線の数を減ずる可能性、もしくは割込みバスのな
かの信号線の数を増すことによって優先順位選択のため
の時間を最小化する可能性が与えられている。

〔実施例〕

以下、図面に示されている実施例により本発明を一層
詳細に説明する。

第１図によれば、Ｎ個の割込み源Q1ないしQNがそれぞ
れ対応付けられている周辺割込み節点PIK1ないしPIKNを
介して、ｍ本の信号線SLを有する共通の割込みバスIBに
接続されている。さらに割込みバスIBは中央能動化論理
装置ZALと、中央処理装置CPUへのアクセスを有する中央
割込み節点ZIKとに接続されている。

第１の選択サイクルの間に、対応付けられている割込
み源Ｑが中断要求を中央処理装置にする各周辺割込み節
点PIKはその優先順位値に相応する信号線SLを能動化す
る。それに基づいて中央能動化論理装置ZALが、最高値
に能動化された信号線およびそれに対して低値のすべて
の信号線を能動化する。最高値に能動化された信号線を
能動化しなかったすべての周辺割込み節点PIKはそれに
基づいて後続の選択サイクルに関与しない。中央割込み
節点ZIKは最高値に能動化された信号線SLの優先順位値
を記憶し、またこの優先順位値を先行の選択サイクルの
間に得られた優先順位値と共に合一し、またこれを中央
処理装置CPUにおいてまさに実行中のプログラムの優先
順位と比較する。こうして求められた優先順位番号が中
央処理装置CPUにより受容される場合には、まさに求め
られた最高の優先順位番号を有する周辺割込み節点PIK
が割込みバスIBを介してその源のアドレスを中央処理装
置CPUに伝達し得る。

第２図中に示されている周辺割込み節点PIKは、割込
み源Ｑに対応付けられておりたとえば１つのレベル番号
および１つのグループ番号から成る絶対優先順位番号が
書込まれ得る優先順位レジスタPRを有する。マルチプレ
クサMUXおよびデコーダーDECを介して優先順位番号（＝
優先順位値）の選択された部分が優先順位レジスタPRか
らバス接続決定ユニットBEに、またこれから割込みバス
IBに伝達され得る。サイクル制御回路ZSを介してマルチ
プレクサMUXに、優先順位番号のどの部分を優先順位レ
ジスタPRからデコーダーへ伝達すべきかが通知される。
バス接続決定ユニットBEと接続されているレリーズ回路
FSが、バス接続決定ユニットBEが先行の選択サイクル中
に最高値に能動化された信号線SLを能動化したときに
は、デコーダーDECの出力をレリーズする。他の場合に
はデコーダーDECはまさに実行中の選択サイクルの間に
信号線SLを能動化し得ない。なぜならば、割込み源Ｑが
中断要求を発したすべての周辺割込み節点PIKが関与し
得る第１の選択サイクルがまさに実行されるからであ
る。

サイクル制御回路Ｚおよびレリーズ回路FSを介して制
御されて、周辺割込み節点PIKはバス接続ユニットVECを
介して、それに配線を介してまたはレジスタを介して対
応付けられているベクトルアドレスを割込みバスIBに送
り得る。

同じくサイクル制御回路ZSおよびレリーズ回路FSを介
して能動化されている認識回路LIA（割込み要求消去）
を介して、周辺割込み節点PIKは中央割込み節点ZIKから
の確認信号を認識し、またそれにより付属の割込み源
に、割込み要求が受容されたこと、従ってまた要求が消
去されるべきことを通知する。

実施例には、６ビット優先順位レジスタPRから２つの
サイクルの間に各３ビットを読出し、また１−アウトオ
ブ−７のデコーダーDECを介して７つの信号線のうちの
１つを能動化する３ビット（２対１）マルチプレクサが
示されている。

バス接続決定ユニットBEの第３図中に示されている回
路例には、７つのデコーダー出力端D0ないしD6と、７つ
の信号線SL0ないしSL6と、周辺割込み節点（PIK）がす
ぐ次の選択サイクルで再び関与してよいか否かをレリー
ズ回路FSに通知する出力線とが示されている。割込みバ
スIBはここでは７つの信号線SL0ないしSL6から成ってい
る。各サイクルの開始時にバスは“高（Ｈ）”状態に予
充電される。その後、“低（Ｌ）”状態への信号線の放
電は信号線の能動化を意味する。各デコーダー出力端D0
ないしD6はトランジスタT0ないしT6および別のトランジ
スタT10ないしT76を、相応のデコーダー出力端Ｄの能動
化の際に対応付けられている信号線SLが放電し、またす
ぐに次の高値の信号線SLがレリーズ回路FSに接続されて
いるように制御する。このすぐ次に高値の信号線SLが放
電している場合には、このことは、この周辺割込み節点
PIKがすぐ次の選択サイクルの間にもはや関与しないこ
とを意味する。なぜならば、その割込み源Ｑの優先順位
番号が他の割込み源Ｑの優先順位番号にくらべて低いか
らである。

各周辺割込み節点PIK自体が、それが最高の優先順位
値を有するか否かを決定し得るように、バス上で最高値
に能動化された信号線にくらべて低値のすべての信号線
は能動化されなければならない。このことはデコーダー
DECの適当な選定により、もしくは実施例中のように中
央能動化論理装置により行われ得る。

第４図によれば、この中央能動化論理装置ZALは７つ
のレベル認識回路PE0ないしPE6から成っており、これら
のレベル認識回路はそれらの対応付けられておりかつこ
れに関して低値の信号線をナンドゲートおよび放電トラ
ンジスタET0ないしET6を介して能動化する。そのつどの
レベル認識回路自体に対応付けられている信号線の能動
化はレベル移行速度の最適化のために行われる。１つの
選択サイクルの間にレベル認識回路PEのうちの１つがそ
の対応付けられている信号線SLのレベル変化を認識する
ときには常に、これらの信号線SLおよびすべてのより低
値の信号線SLはナンドゲートおよび放電トランジスタET
を介して接地電位に接続される。この装置により、バス
接続決定ユニットBEが、２つの割込み源Ｑが割込みバス
IBの２つの隣接しない信号線SLを能動化するときにも正
しく動作することが保証される。

最高の優先順位番号を有する割込み源Ｑはそのバス接
続決定ユニットBEを介して、最高の優先順位番号を得て
いることを認識し、またそれに基づいてベクトルを割込
みバスIBを介して中央処理装置CPUに送る。

中央割込み節点ZIKは、ｎ選択サイクルの後に得られ
ている割込み源Ｑの優先順位番号を中央処理装置CPUの
優先順位と比較し、また、新しい優先順位がより高い場
合には、受信されたベクトルを中央処理装置CPUに送
り、それによって中央処理装置CPUに相応の処理ルーチ
ンへの分岐を実行させる課題を有する。これに加えて、
確認信号ドライバQSTRから確認信号が、優先順位巡回を
得た割込み節点PIKの割込み要求の消去のために割込み
バスIBを介して送られる。

第５図によれば、中央割込み節点ZIKはたとえば、割
込みバスIBに接続されておりまた信号線SLの番号をコー
ド化してデマルチプレクサDMUXおよび優先順位ラッチPR
Lに伝達する優先順位コーダーCODから成っている。優先
順位ラッチPRLでは個々の選択サイクルの優先順位値が
順次に完全な優先順位番号に組み合わされる。デマルチ
プレクサDMUXおよび優先順位ラッチPRLはその際に、周
辺割込み節点PIKのレリーズ回路FSと同じくシステムク
ロックCLKにより能動化されるサイクル制御回路ZZSによ
り制御される。最後にコンパレータCOMを介して、優先
順位ラッチPRLのなかに記憶された優先順位番号が、中
央処理装置CPUのなかでまさに実行中のプロセッサ状態
語PSWから成るプログラムの優先順位番号と比較され
る。

この比較の際に、割込みバスを介して求められた優先
順位番号がPSWのなかに記憶された番号よりも大きいこ
とが確かめられる場合には、周辺割込み節点PIKから送
られたベクトルアドレスがCPUに伝達され、CPUはそれに
基づいてまさに実行中のプログラムを中断し、また相応
の割込み処理ルーチンに分岐する。

すぐ次のサイクルで中央割込み節点ZIKは、優先順位
巡回を得た割込み節点PIKに、接続されている源におけ
る割込み要求を消去させる確認信号を割込みバスIBを介
して送る。

ここに示されている実施例では、優先順位コーダーCO
Dはたとえば７対３コーダー、３ビット（１対２）コー
ダーから成るデマルチプレクサDMUXから成っている。個
々の周辺割込み節点PIKの優先順位レジスタがたとえば
６ビットの長さを有するとしても、より少ないビット
幅、たとえば４ビットを有する優先順位ラッチPRLが実
行されていてよい。それに加えて割込み源の絶対優先順
位番号が４ビットのレベル番号および２ビットのグルー
プ番号に分割される。レベル番号は、割込み要求が、実
行中のプログラムを中断するために充分に高い優先順位
を有するか否かを決定する。それに対してグループ番号
は等しいレベル番号の多数の割込み要求の際に、どの要
求が最初に処理されるかのみを決定する。従って、この
例では、求められた４ビットの優先順位レベル番号のみ
が、PSWのなかに記憶された４ビットの優先順位レベル
番号と比較される。

ベクトルドライバVTRを介して中央割込み節点ZIKが受
信されたベクトル、この実施例では６ビットのアドレス
（このシステムのなかで可能な64個の周辺割込み節点の
各々は固有の確認信号を有する）をCPUに伝達する。後
続のサイクルで確認番号は割込みバスIBに送られる。

しかし、この説明されたシステムでは、CPU自体に周
辺割込み節点を与えることも可能性である。そのため
に、PSWのなかに含まれている優先順位番号はグループ
番号を補足されなければならなかった。CPUはその後に
それに割当てられた優先順位で各々の他の周辺割込み節
点のように優先順位巡回に関与する。中央割込み節点は
その後に、ベクトルを受信し、またCPUに導き、また確
認信号を発生する課題のみを有する。CPUは、優先順位
巡回の間にその優先順位が他の優先順位にくらべて失わ
れたことを確かめたときにのみ、ベクトルを受容する。
CPUはこのことを中央割込み節点に、中央割込み節点が
それによって確認信号ドライバQSTRからの確認信号を割
込みバスIBにレリーズし得るように、通知しなければな
らない。

この例中のように７つの信号線SLを有する割込みバス
IBにより、こうして２つの選択サイクルのなかで式Ｎ＝
（ｍ＋１）!!に相応して64個までの割込み源Ｑが問い合
わされ、また最高の優先順位番号を有する割込み源Ｑが
決定され得る。

【図面の簡単な説明】

第１図は回路装置全体のブロック回路図、第２図は周辺
割込み節点の構成を示す図、第３図は周辺割込み節点の
なかのバス接続決定ユニットの回路図、第４図は中央放
電論理装置の構成を示す図、第５図は中央割込み節点の
構成を示す図である。 BE……バス接続決定ユニット COD……優先順位コーダー COM……コンパレータ CPU……中央処理装置 DEC……デコーダー DMUX……デマルチプレクサ ET1〜ET6……放電トランジスタ FS……レリーズ回路 IB……割込みバス LIA……認識回路 MUX……マルチプレクサ PE0〜PE6……レベル認識回路 PIK1〜PIKN……周辺割込み節点 PR……優先順位レジスタ PRL……優先順位ラッチ Q1〜QN……割込み源 QSTR……確認信号ドライバ SL……信号線 VEC……バス接続ユニット VTR……ベクトルドライバ ZAL……中央能動化論理装置 ZIK……中央割込み節点 ZS……サイクル制御回路

───────────────────────────────────────────────────── フロントページの続き (56)参考文献特開昭59−100930（ＪＰ，Ａ) 特開昭60−214067（ＪＰ，Ａ) 特開昭47−41541（ＪＰ，Ａ) (58)調査した分野(Int.Cl.⁶，ＤＢ名) G06F 13/24,13/26 G06F 9/46

Claims

(57)【特許請求の範囲】

【請求項１】中央処理装置（CPU）と、この中央処理装
置（CPU）に中断要求をするＮ個の割込み源（Q1ないしQ
N）とを有する集積回路の優先順位選択のための回路装
置において、ａ）各割込み源（Q1ないしQN）に周辺割込み節点（PIK2
ないしPIKN）が対応付けられており、ｂ）各周辺割込み節点（PIK1ないしPIKN）は、１つの共
通の割込みバス（IB）を介して中央割込み節点（ZIK）
に接続されており、ｃ）中央割込み節点（ZIK）は中央処理装置（CPU）に接
続されており、ｄ）各周辺割込み節点（PIK1ないしPIKN）は、対応する
優先順位値が記憶されている優先順位レジスタ（PR）を
有し、ｅ）優先順位選択は多段階的に行われ、ｆ）各周辺割込み節点（PIK1ないしPIKN）は、各選択段
階の間、優先順位レジスタ（PR）中に記憶されている優
先順位値の一部分に対応してかつ割込みバス（IB）上の
能動化信号に依存して、部分優先順位値を中央割込み節
点（ZIK）に伝達する手段を含み、ｇ）中央割込み節点（ZIK）は、１つの選択サイクル中
でそれぞれ最高値の部分優先順位値の記憶のための手段
を有し、ｈ）後続の選択段階の間、先行の選択サイクル中で最高
値の部分優先順位値と一致した周辺割込み節点（PIK1な
いしPIKN）のみを能動化する手段が備えられ、ｉ）中央割込み節点（ZIK）は、選択サイクルの間に得
られたすべての部分優先順位値から優先順位値を形成す
るための手段を備えていることを特徴とする優先順位選択のための回路装置。
【請求項２】割込みバス（IB）がの関係を満足するｍ本の信号線（SL）を含んでいること
を特徴とする請求項１記載の優先順位選択のための回路
装置。
【請求項３】割込みバス（IB）が、最高値に能動化され
た信号線（SL）およびそれに比して低値のすべての信号
線（SL）を能動化する中央能動化論理装置（ZAL）に接
続されていることを特徴とする請求項２記載の優先順位
選択のための回路装置。
【請求項４】周辺割込み節点（PIK）が、割込みバス（I
B）を優先順位値に相応して能動化する手段を有するこ
とを特徴とする請求項１ないし３の１つに記載の優先順
位選択のための回路装置。
【請求項５】中央能動化論理装置（ZAL）がｍ本の信号
線（SL）の各々に対して固有のレベル認識回路（PE）を
有し、このレベル認識回路（PE）がレベル変化の場合に
この信号線（SL）およびすべてのより低値の信号線（S
L）を放電することを特徴とする請求項３または４記載
の優先順位選択のための回路装置。
【請求項６】中央割込み節点（ZIK）が認識された優先
順位値の中間記憶のための優先順位ラッチ（PRL）と、
求められた優先順位番号をまさに中央処理装置（CPU）
において実行中のプログラムと比較するためのコンパレ
ータ（COM）とに接続されていることを特徴とする請求
項１ないし５の１つに記載の優先順位選択のための回路
装置。
【請求項７】請求項１記載の回路装置により優先順位選
択するための方法において、ａ）優先順位選択が多段階で行われ、各選択段階の間、
割込み要求を送出する各割込み源（Ｑ）は、対応する周
辺割込み節点（PIK）を介して、選択段階に所属する部
分優先順位値に応じて、信号線（SL）を能動化し、中央
能動化論理装置（ZAL）がそれに基づいて新たに最高値
の能動化された信号線（SL）およびそれに比べて低値の
すべての信号線（SL）を能動化し、中央割込み節点（ZI
K）が最高値の能動化された信号線（SL）の優先順位値
を記憶し、また同時に、選択サイクルに関与して最高値
の能動化された信号線（SL）に比べて低値の信号線（S
L）を能動化したすべての周辺割込み節点（PIK）は、す
ぐ次の選択サイクルには関与せず、ｂ）優先順位選択の終わりに、中央割込み節点（ZIK）
は個々の選択段階において得られた部分優先値から１つ
の優先値を形成することを特徴とする優先順位選択のための方法。
【請求項８】最高値の優先順位番号を有する割込み源
（Ｑ）の発見の後にこの割込み源（Ｑ）が中央処理装置
（CPU）にベクトルを発生することを特徴とする請求項
７記載の優先順位選択のための方法。
【請求項９】中断要求が中央処理装置（CPU）により受
容されるときに、中央割込み節点（ZIK）が確認信号を
割込みバス（IB）を介して送り、それに基づいて、先行
の選択サイクルで最高の優先順位を有した周辺割込み節
点（PIK）が、接続されている周辺割込み源（Ｑ）にそ
の中断要求を消去させることを特徴とする請求項７記載
の優先順位選択のための方法。