JP2767488B2

JP2767488B2 - 変位計

Info

Publication number: JP2767488B2
Application number: JP19275390A
Authority: JP
Inventors: 秀細江
Original assignee: Konica Minolta Inc
Current assignee: Konica Minolta Inc
Priority date: 1990-07-20
Filing date: 1990-07-20
Publication date: 1998-06-18
Anticipated expiration: 2013-06-18
Also published as: JPH0477610A

Description

【発明の詳細な説明】〔産業上の利用分野〕本発明は、測長や変位あるいは速度等の測定に用いら
れるレーザ測長計、リニアエンコーダ、ロータリエンコ
ーダ等の変位計に関し、詳しくは、可動物体の一方向の
移動量αからRsinθおよびRcosθ（但し、θ＝２πα/
S、Ｓは所定周期）で変化する電気信号を得て、それら
２種の信号からθを求めることによりαを測定する変位
計に関する。

〔従来技術〕

例えば、“光学技術コンタクト"Vol.26,No.2（198
8）,P.107〜108に紹介されている第10図に示したような
干渉縞計数型レーザ測長計は上述の変位計の１種であ
る。

このレーザ測長計においては、安定化レーザ１からの
波長λの直線偏光がビームスプリッタ２でλ/8板３およ
び固定コーナキューブ４を有する参照光路と移動コーナ
キューブ５を有する測長光路とに分岐され、参照光路に
分岐した参照光がλ/8板３を２回通ることによって円偏
光にされる。この円偏光の参照光と測長光路に分岐した
直線偏光の測長光とが再びビームスプリッタ２によって
合わされて２分割され、その２分割の一方がさらに偏光
ビームスプリッタ６により、測長光がその偏光面に対し
±45゜方向の分光となるように２分割されて、それによ
り３種の分割光が得られる。その３種の分割光がそれぞ
れフィルタ７および偏光板８を通ることにより移動コー
ナキューブ５の一方向の移動で干渉する位相が順次90゜
ずつずれた３種の干渉光とされ、それら３種の干渉光が
それぞれフォトダイオードのような検出器９に入射して
90゜ずつ位相差のある３種の電気信号に変換される。そ
の３種の電気信号がそれぞれ振幅と振幅の中心値を揃え
る演算増幅器10で増幅された後に順次位相の90゜ずれた
隣同志を組とする２組にされて、それら２組の電気信号
がそれぞれsin（ｘ−ｙ）の演算をする演算増幅器11に
入力されることにより90゜位相のずれたRsinθおよびRc
osθ（但し、Ｒは振幅、θ＝２π（Lm−Lr）／λ、Lrは
一定の参照光路長、Lmは移動コーナキューブ５の一方向
の移動量αで２α変化する測長光路長、すなわち所定周
期Ｓ＝λ/2）で変化する電気信号が得られる。この電気
信号は、順次位相が90゜ずれた３種の干渉縞信号の順次
隣合う信号の差から求めているから、レーザ光の強度変
動等の外乱の影響が相殺され、信号レベルの中心が常に
一定になって、干渉縞計数のミスを少なくでき、精度の
高い測定を可能にする。この両電気信号を、両電気信号
からパルス信号を得てカウンタで計算する比較回路，微
分回路，波形整形回路，オア回路，パルスカウンタから
成る計数回路を用いた信号処理回路12、またはA/D変換
器を含んで θ＝tan^-1（Rsinθ/Rcosθ） …（１）あるいはさらにの演算をするデジタル演算回路と、両電気信号からロジ
ック的にθ変化の方向を求める判別回路とから成る信号
処理回路12に入力して、θしたがってαと±の方向また
はLmを求める。

上述のレーザ測長計に限らず、位相が90゜ずれた２種
の干渉光を電気信号に変換する干渉縞計数型レーザ測長
計や２周波レーザを用いるヘテロダイン干渉測長計は勿
論、National Technical Report Vol.36,No.2,Apr.199
0,P.114〜120に紹介されているような磁気式や光学式の
ロータリエンコーダあるいはリニヤエコーダ等の変位計
もRsinθ,Rcosθの出力信号を得て、それら両信号を同
様に信号処理回路12で処理してθを求めることにより回
転角や直線変位量を測定している。

前述の計数回路を用いた信号処理回路12は、θをπ/2
mの単位精度で求めるのに両信号のそれぞれに対しｍ個
の比較回路と2m個の微分回路および波形整形回路を必要
として、回路が複雑、高価となり、θを細かいπ/2mの
単位精度で求めることが困難と言う問題がある。それに
対して、前述のデジタル演算回路を用いた信号処理回路
12は、θを細かい単位精度で求めることはできるが、
（１）式や（２）式の演算を高速で行うために例えばMC
68020のCPUを20MHzで駆動し、ノンウエートで追従する
高速のメモリを配して、MC68882の高速演算素子を使っ
たとしても、θやＲを得るのに最低でも10μsec以上の
時間が掛かり、θ変化の方向を求める判別回路が10MHz
程度の変化まで追従できるとしても、総合的な処理速度
がデジタル演算回路の演算速度により0.1MHz以下になっ
てしまうと言う問題がある。なお、A/D変換器がオフセ
ットバイナリを出力するものでは、Rsinθ,Rcosθの振
幅の中心値がオフセット値Ｄを持つから、デジタル演算
回路は（１），（２）式ではなくて θ＝tan^-｛Rsinθ−Ｄ）／（Rcosθ−Ｄ）｝ …（３）の演算を行うことになり、そのために演算速度はさらに
遅くなる。

〔発明が解決しようとする課題〕

本発明は、上述の問題を解消するためになされたもの
であり、R sinθ,R cosθの信号処理回路を簡単安価に
構成することができて、θを細かい単位で精度で高速に
求めることができる変位計の提供を目的とする。

〔課題を解決するための手段〕本発明は、可動物体の一方向の移動量αからRsinθお
よびRcosθ（但し、θ＝２πα/S、Ｓは所定周期）で変
化する電気信号を得て、それら２種の信号からθを求め
ることによりαを測定する変位計において、前記２種の
信号をデジタル変換した２種のデジタル信号を読み出し
信号として予め前記２種のデジタル信号の種々の組合わ
せに対応する種々の値（但し、値は０≦θ＝−nk
π＜ｋπののデジタル値、ｎは後記カウント数、ｋは
２または１もしくは1/2）を記憶しているメモリから
対応した値を読み出すと共に、値が増加から減少ま
たは減少から増加する回数をカウントしてｎを求め、そ
れら値とｎからθを求めることを特徴とする変位計に
あり、この構成によって前記目的を達成する。

〔作用〕

すなわち、本発明の変位計においては、Rsinθ,Rcos
θの信号を処理してθを求める信号処理回路がRsinθ,R
cosθのデジタル変換信号を（１）式や（３）式から得
られる種々の値を予め記憶したメモリから対応する
値を読み出すのに利用して、（１），（２）式や
（３），（４）式の演算処理は行わないから、信号処理
回路を簡単に安価に構成することができ、しかもθを細
かい単位精度で高速に求めることができる。

〔実施例〕

以下さらに、第１図乃至第９図も参照して本発明を説
明する。

第１図は本発明の変位計に用いられる信号処理回路の
１例を示すブロック回路図、第２図はRsinθ,Rcosθの
サージュグラフ、第３図および第４図はメモリおよび
Ｒメモリのメモリ内容の例を示すメモリグラフ、第５図
はクリア回路の例を示すブロック回路図、第６図および
第８図はそれぞれアップダウン判別回路の例を示すブロ
ック回路図、第７図および第９図はそれぞれ第６図およ
び第８図の判別回路の機能を説明するためのリサージュ
グラフである。

第１図において、21aおよび21bはそれぞれ第10図に示
したようなRsinθおよびRcosθの信号をデジタル変換す
るA/D変換器であり、これには例えば８ビット構成ある
いはそれ以上のビット構成のデジタル信号に変換するも
のが用いられる。これについては、Rsinθ,Rcosθを８
ビットで表し、且つθも同じく８ビットで表すとした場
合、第２図のリサージュグラフで、０≦θ＜２πのθを
８ビットで表せばθのLSBが２π/256となり、０≦θ＜
πにしたがってまたπ≦θ＜２πのθを８ビットで表せ
ばθのLSBが２π/512となり、０≦θ＜π/2,π/2≦θ＜
π，π≦θ＜３π/2,3π/2≦θ＜２πのθをそれぞれ８
ビットで表せばθのLSBが２π/1024と言ったように、Rs
inθ,Rcosθおよびθを８ビットで表しても大抵の変位
計の目的に対して十分満足し得る細かい単位精度でθを
求めることができる。しかし、θが求められるために
は、αの変化したがって第２図のＰ点の移動により同じ
８ビット内で少なくとも２個θが続けて得られて、それ
によりＰ点の移動方向が方向か方向かの判別がなさ
れることが必要であり、その必要を満たして且つ早いα
の変化速度に対応し得るのは、０≦θ＜２πのθを８ビ
ット、あるいはLSBを２π/256以上に細かくしようとす
ればそれ以上のビットで表すことである。また、０≦θ
＜２πのθを８ビット等で表した場合にはRsinθ,Rcos
θの振幅が1/2程度にまで減少してもθをθのLSBの単位
精度で得ることができるのに対して、０≦θ＜πや０≦
θ＜π/2のθを８ビット等で表した場合にはRsinθ,Rco
sθの振幅が減少すると得られるθの実際上の単位精度
がθのLSBよりも粗いものになり易い。このことは、Rsi
nθ,Rcosθのビット数を増やさずにθのビット数だけを
増やした場合も同様である。したがって好ましいのは、
Rsinθ,Rcosθと０≦θ＜２πのθを同じビット数で表
すようにすることである。

22は上述のようなθの値、すなわち予めθの０から２
πまでの変化にしたがって変化する種々のRsinθ,Rcos
θのデジタル信号の組合わせから（３）式または（１）
式によって得られるような値をRsinθ,Rcosθのデジ
タル信号で読み出し得るように記憶しているメモリで
ある。第３図のメモリグラフは、第２図のリサージュグ
ラフと同様、８ビットのRsinθ,Rcosθで指定されるア
ドレスに０≦θ＜２πのθを８ビットで表した値が中
央を中心に反時計回りに次第に増大するように記憶され
ているメモリの例を示している。この例に限らずメ
モリ22は、先に述べたように８ビット以外のビット数で
表した値を記憶したものでも、０≦θ＜πあるいは０
≦θ＜π/2のθを８ビット等で表した値を記憶したも
のでも、Rsinθ,Rcosθの値が順に並んでいないもので
もよい。この例ではＲ値が127を超えるときはRsinθま
たはRcosθがA/D変換の８ビットの範囲を超えてオーバ
ーフローしていることを示す。

23はメモリ22と同様、予め種々のRsinθ,Rcosθの
デジタル信号の組合わせから（４）式または（２）式に
よって得られるようなＲ値をRsinθ,Rcosθのデジタル
信号で読み出し得るように記憶しているＲメモリであ
る。第４図のメモリグラフも、第２図のリサージュグラ
フと同様、８ビットのRsinθ,Rcosθで指定されるアド
レスに８ビットで表したＲ値が中央から外側に行く程次
第に増大するように記憶されているＲメモリ23の例を示
している。Ｒメモリ23もこの例に限らず、Ｒ値が８ビッ
ト以外のビット数で表されていても、Rsinθ,Rcosθの
値が順に並んでいないものでもよいことは勿論である。

24はメモリ22から読み出される値を、任意の原点
位置を０とし、そこから第２図のリサージュグラフの
方向または方向に変化する値に変換して出力するクリア回路である。これは第５図
に示したように、トランスペアレントラッチ回路24aと
フルアダー24bとから成っている。トランスペアレント
ラッチ回路24aは、▲▼信号がローレベルの
０のときは常にメモリ22からの値の補数を出力し、
▲▼信号がハイレベルの１に変わるとそのと
きの補数をラッチして出力する。そしてフルアダー24b
は、メモリ22からの値とトランスペアレントラッチ
回路24aからの補数と最下位キャリーイン（High）とを
加算した結果のは▲▼信号が０のときは（−）の結果常
に０で、▲▼信号が１になると１になったと
きのメモリ22の出力値とそれ以後の出力値との差を与
える。

25はの回転数ｎを数えるために、クリア回路24を出力する値が増加から減少あるいは減少から増加するかを判別す
るアップダウン判別回路である。これには第６図や第８
図に示したような構成のものが用いられる。

第６図のアップダウン判別回路25は、任意時点のクリ
ア回路24の出力値を次のクロックによる出力値をの上位２ビットMSBとMSB−１が第１表の真理値表の横列
に示した関係となるときは、アンドゲートのAND2,AND3
がカウンタコントロール信号S₀,S₁としてそれぞれ同じ
横列に示した信号を出力するものである。

第１表の最上段について説明すると、のMSB,MSB−１が共に０のときは、ノアゲートのNOR2が
１を、アンドゲートのAND1が０をそれぞれ１クロックラ
ッチ回路25aに出力する。１クロックラッチ回路25aは次
のによるNOR2とAND1の出力を入力されたときに先に入力し
たNOR2の出力の１をナンドゲートのNAND2に、AND1の出
力の０をナンドゲートのNAND1にそれぞれ出力する。NAN
D1とNAND2にはのMSB,MSB−１が共に１であることによるNOR2の出力の
０とAND1の出力の１もそれぞれ入力される。それによっ
てNAND1は１を、NAND2は０を出力する。両出力を入力し
たナンドゲートのNAND3は１をアンドゲートのAND2に出
力する。NAND2の出力の０はアンドゲートのAND3にも入
力される。そして、AND2,AND3には▲▼信号
の１も入力されているから、AND2はS₀として１を出力
し、AND3はS₁として０を出力する。第１表の第２段以下
についても同様に説明され、のMSB,MSB−１が0,1や1,0のときとのMSB,MSB−１が0,1や1,0のときは常にS₀,S₁が0,1とな
る。そして▲▼信号が０のときはS₀,S₁は共
に０になる。この▲▼信号はクリア回路24に
入力するものと同じものに限らず、別のものでもよい。
カウンタコントロール信号S₀,S₁の0,0はバイナリカウン
タ26を０にクリアし、1,1はアップカウントさせ、1,0は
ダウンカウントさせ、0,1はバイナリカウンタ26の並列
入出力を短絡させてカウントさせないようにするロード
である。

この第６図の判別回路25は、例えばメモリ22が８ビ
ットで２πを表した値を記憶したものであり、したが
ってバイナリカウンタ26のLSBが２πに相当して、順次
読み出される値の間隔すなわちの差が常にπ/2以下に相当する条件の場合、第７図のリ
サージュグラフに示したように、がP₁からP₂へ方向の変化で０を越え、が第１象限で、がQ₁からQ₂へ方向の変化で０を越えたと判別するもの
である。したがってこの場合、判別が行われるためには
Rsinθ,Rcosθの周波数がの読み出し等を行うクロッ
ク（CK）周波数の1/4以下であることを必要とする。

そこで第８図のアップダウン判別回路25はRsinθ,Rco
sθの周波数が上述の２倍になっても判別が行われるよ
うに、の差が常にπ以下である条件にして、第９図のリサージ
ュグラフに示したように、がより小であったら、がP₁からP₂へ方向の変化で０を超え、_１が第１また
は第２象限で、より大きかったら、がQ₁からQ₂へ方向の変化で０を
越えたと判別するものである。この判別回路25の動作を
第２表の真理値表も参照して以下説明する。

第８図の１クロックラッチ回路25bはを入力されて、次のクロックでを入力されるときにのMSBはノアゲートのNOR3およびアンドゲートのAND4に
入力されると共に、インバータのINV1で反転されて１ク
ロックラッチ回路25bの出力に戻る結果に変換する。このが大小比較器25cに入力されて、大小比較器25cは第２表
に示したがYESの１かNoの０かの信号をNOR3,AND4およびナンドゲ
ートのNAND4に出力する。NAND4にはINV1からのMSBの反転信号も入力される。したがって、が_０基準で第１または第２象限の値であれば、のMSBが第２表の第１〜４段のように０であり、のMSBを反転したが第２表の第１段や第３段のように０であれば、NAND4
の入力が1,0となるから出力のアップ／ダウン信号が１
となり、NOR3の入力が0,0で出力が1,AND4の入力が0,0で
出力が０となるからノアゲートのNOR4の出力の▲
▼信号が０となる。またが第２表の第２段や第４段のように１であれば、NAND4
の入力が1,1となるからアップ／ダウン信号が０、NOR3
の入力が0,1で出力が0,AND4の入力が0,1で出力が０とな
るから▲▼信号が１となる。

が第３または第４象限の値であれば、のMSBが第２表の第５〜８段のように１であり、が第２表の第５段や第７段のように０であれば、NAND4
の入力が0,0となるから出力のアップ／ダウン信号が１
となり、NOR3の入力が1,0で出力が０、AND4の入力が1,0
で出力が０であるからNOR4の出力の▲▼信号が
１となる。またが第２表の第６段や第８段のように１であれば、NAND4
の入力が1,0となるからアップ／ダウン信号が１、NOR3
の入力が1,1で出力が０、AND4の入力が1,1で出力が１で
あるから▲▼信号が０となる。これによって第
２表のカウンタコントロール信号が得られ、このアップ
／ダウン信号と▲▼信号の1,1の組合せがバイ
ナリカウンタ26をアップカウントさせ、0,1の組合せが
ダウンカウントさせ、1,0の組合せがバイナリカウンタ2
6の並列入出力を短絡させてカウントさせないようにす
るロードである。

なお、アップダウン判別回路25はバイナリカウンタ26
に安定したカウンタコントロール信号を出力することが
重要であるから、それを満足させるために、第６図や第
８図の１クロックラッチ回路25aや25bをCK信号の立上り
で動作させ、バイナリカウンタ26を立下りで動作させる
とよい。また、バイナリカウンタ26はカウント値ｎのLS
BがのMSBの１つ上位に相当するから、メモリ22が２πを
８ビット等で表した値を記憶しているものに限らず、
πやπ/2を８ビット等で表した値を記憶しているもの
であっても、同様にｎとの並びで（ｋは２または１もしくは1/2）が示されることにな
る。そしてメモリ22がπやπ/2を８ビット等で表した
値を記憶しているものである場合は、Rsinθ,Rcosθ
の応答周波数が２πを８ビット等で表したものである場
合の1/2や1/4になる。

第１図に戻って、27aはクリア回路24の出力の値とバイナリカウンタ26のカウント値のｎを保持するラ
ッチ回路、27bはＲメモリ23の出力のＲ値を保持するラ
ッチ回路、28aはラッチ回路27aに保持された値とｎ値を出力する出力バッファ、28bはラッチ回路27b
に保持されたＲ値を出力する出力バッファ、I₁〜I₃はバ
ッファ、OR1,OR2はオアゲート、NOR1はノアゲートであ
る。出力バッファ8aの出力するｎ値と値とから前述のようにθが求められる。

図示例では、Rsinθ,Rcosθの振幅が変動して縮小
し、得られるθの精度が低下する場合を考慮して、Ｒメ
モリ23の出力するＲ値の上位２ビットが０となった場合
は、NOR1およびOR1を介し警告信号ALARMが出力されて警
告が行われる。また、Rsinθ,Rcosθの振幅が増大してA
/D変換器21a,21bの最大許容値を超えるようになる場合
もA/D変換器21a,21bからオーバーフロー信号OFが出力さ
れ、OR2,OR1を介しALARMが出力されて警告が行われる。
さらに、Ｒメモリ23の出力するＲ値のMSBが１となった
場合も、先に述べたように実質的にRsinθ,Rcosθがオ
ーバーフローしているから、OR1を介しALARMが出力され
て警告がなされる。

以下、さらに具体的実施例を説明する。

A/D変換器21a,21bに８ビット構成のマイクロパワーズ
システム社製MP−7684を用い、メモリ22およびＲメモ
リ23に64Kバイド、45nsecのSRAMメモリの富士通社製MB8
1C84A−45を用いた。これらに掛かった費用はCPUを用い
る場合の1/4であった。メモリ22には０≦θ＜２πを
８ビットで表した値をメモリし、Ｒメモリ23には８ビ
ットで表したＲ値をメモリした。スイッチングキャパシ
タ方式のA/D変換器21a,21bを13MHzで駆動して、メモ
リ22、Ｒメモリ23から８ビットの値、Ｒ値が13MHzの
処理時間で得られた。８ビットの値の分解能はＲ値の
上位２ビットが共に０にならない限り２π/256であっ
た。クリア回路24と後段のラッチ回路27aに４個の高速
タイプのTTLから成るICを用いた。これは、16MHzの値
の変化に対して確実にクリア機能を果した。アップダウ
ン制御回路25を第６図の構成にして、１クロックラッチ
回路25aにカウンタ用ICを用いた。そしてバイナリカウ
ンタ26に74AS869を用いた。これにより16MHzのCK周波数
で全く問題なくアップ／ダウンを判別しｎをカウントで
きた。これによれば、Rsinθ,Rcosθの4MHzまで変化速
度に追従できる。１クロックラッチ回路25aにＤラッチ
回路を２個直接接続したものを用いた場合も同様であっ
た。アップダウン判別回路25を第８図の構成にして、１
クロックラッチ回路25bに25aと同様のものを、大小比較
器25cに74F686を用いた。そしてバイナリカウンタ26に
カウンタアレイの74F669を用いた。これによって16MHz
のCK周波数で同様にアップ／ダウンを判別してｎをカン
ウトできた。これによれば、Rsinθ,Rcosθのπの位相
変化に対して8MHzまでの変化速度に追従できる。これ
は、大小比較器25cが１クロックラッチ回路とＤラッチ
回路とを用いて出力を反転し、クリア回路のように74F2
83などにより演算を行って、キャリーC8をモニターする
ものであっても変わらない。

第６図や第８図のようなアップダウン判別回路25は、
プログラマブルアレイ論理（PAL）に収めるのに非常に
効率のよいロジック系であり、通常では高速タイプのTT
L3個を必要とするところを１個のPALに収めることがで
き、小型化と節電を実現できる。さらにA/D変換器21a,2
1b以降をLCA化すれば、一層の小型化および節電と高信
頼性を容易に得ることができる。

以上のような信号処理回路は、全回路を13MHzで安定
して駆動することができ、２π/256の精度でθを求める
ことができた。これは、従来の変位計が高々2MHz程度の
処理速度で、しかも最高精度でも２π/127程度の位相分
解能であることからすると、６倍以上高速で、２倍以上
の精度が得られることになる。また、実施例の回路で
は、入力信号に対してゲイン調整しか行わず、他のアナ
ログ回路が全くないことから、電気的に位相計数値の非
直線性が発生することがないと言う従来法にない優れた
効果も得られる。

〔発明の効果〕

本発明の変位計においては、可動物体の変位から得ら
れるRsinθ,Rcosθの信号を従来の変位計のようにリア
ルタイムで演算処理してθを求めることは行わず、Rsin
θ,Rcosθの信号を予め求められたθの値を記憶してい
るメモリから対応するθの値を読み出すのに用いている
から、高速で高精度のθを求めることができて、しかも
信号処理回路を低コスト、コンパクトに構成することが
でき、電力消費も少なくできると言う優れた効果が得ら
れる。

【図面の簡単な説明】

第１図は本発明の変位計に用いられる信号処理回路の１
例を示すブロック回路図、第２図はRsinθ,Rcosθのリ
サージュグラフ、第３図および第４図はメモリおよび
Ｒメモリのメモリ内容の例を示すメモリグラフ、第５図
はクリア回路の例を示すブロック回路図、第６図および
第８図はそれぞれアップダウン判別回路の例を示すブロ
ック回路図、第７図および第９図はそれぞれ第６図およ
び第８図の判別回路の機能を説明するためのリサージュ
グラフ、第10図は変位計の１例を示す概要構成図であ
る。１……安定化レーザ、２……ビームスプリッタ３……λ/8板、４……固定コーナキューブ５……移動コーナキューブ６……偏光ビームスプリッタ７……フィルタ、８……偏光板９……検出器、10……増幅器 11……演算増幅器、12……信号処理回路 21a,21b……A/D変換器、22……メモリ 23……Ｒメモリ、24……クリア回路 24a……トランスペアレントラッチ回路 24b……フルアダー回路 25……アップダウン判別回路 25a,25b……１クロックラッチ回路 25c……大小比較器、26……バイナリカウンタ 27a,27b……ラッチ回路 28a,28b……出力バッファ

Claims

(57)【特許請求の範囲】

【請求項１】可動物体の一方向の移動量αからRsinθお
よびRcosθ（但し、θ＝２πα/S、Ｓは所定周期）で変
化する電気信号を得て、それら２種の信号からθを求め
ることによりαを測定する変位計において、前記２種の
信号をデジタル変換した２種のデジタル信号を読み出し
信号として予め前記２種のデジタル信号の種々の組合わ
せに対応する種々の値（但し、値は０≦＝θ−nk
π＜ｋπののデジタル値、ｎは後記カウント数、ｋは
２または１もしくは1/2）を記憶しているメモリから
対応した値を読み出すと共に、値が増加から減少ま
たは減少から増加する回数をカウントしてｎを求め、そ
れら値とｎからθを求めることを特徴とする変位計。
【請求項２】前記２種のデジタル信号を読み出し信号と
して予め前記２種のデジタル信号の種々の組合わせに対
応する種々のＲ値（但し、Ｒ値はＲのデジタル値）を記
憶しているＲメモリから対応するＲ値を読み出して、読
み出したＲ値が所定値以下のときに警告がなされる特許
請求の範囲第１項記載の変位計。
【請求項３】前記可動物体がレーザ測長計の移動反射物
体である特許請求の範囲第１項記載の変位計。
【請求項４】前記可動物体がロータリエンコーダやリニ
アエンコーダ等の等ピッチで被検出部を有するスケール
板である特許請求の範囲第１項記載の変位計。