JP2760690B2 - 撮像装置におけるパルス発生回路 - Google Patents

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】 本発明はＣＣＤ固体撮像素子を
用いた撮像装置におけるパルス発生回路に関し、例えば
民生用ビデオカメラや関し用カメラ等に採用することが
できる。

【０００２】

【従来の技術】 民生用ビデオカメラに用いられている
ＣＣＤ固体撮像素子では、通常、テレビジョンの画面繰
り返し時間の間、光を電気信号に変換出力している。こ
の時間間隔はシャッタ時間と称され、フィールド蓄積駆
動の場合、ＮＴＳＣ方式では約１／６０秒、ＰＡＬ方式
では１／５０秒である。

【０００３】ところで、動きのある被写体を撮像する場
合には、上記したシャッタ時間よりも速いシャッタ時間
が望ましく、現在では上記したシャッタ時間よりも短い
時間を含む多段階のシャッタ時間を持つことがＣＣＤ固
体撮像素子を用いた撮像装置の必要条件となっている。
このような高速シャッタ機能を達成するため、ＣＣＤ固
体撮像素子において、シャッタ期間以外の期間に変換さ
れた光電変換部の電荷信号を、基板の電位を制御するこ
とにより基板に捨てる方法が採用されている。

【０００４】基板の電位の制御は、基板に信号電荷を捨
てる期間に、ＣＣＤ固体撮像素子の駆動用パルスを発生
するパルス発生器から得られるパルス状の高い電圧（以
下、シャッタパルスと称する）を基板に印加することに
よって行われる。

【０００５】シャッタパルスの発生は、シャッタ時間の
設定を多段階化するために、光電変換部の信号電荷をＣ
ＣＤ垂直シフトレジスタに読み出した後の次の水平ライ
ンを起点として開始される。そして、このシャッタ時間
を変化させる場合には、パルス発生器のシャッタ時間制
御入力端子を変更することにより、このパルス発生器の
内部で、希望するシャッタ時間になるよう、シャッタパ
ルスの終了位置を変化させる。このようなより高速度の
多段階のシャッタ時間は、前記した通常のシャッタ時間
約１／６０秒または１／５０秒を基準として、１／１２
５秒，１／２５０秒，１／５００秒，・・・・というように
倍のステップにより構成され、１／１００００秒程度ま
で設定されている。

【０００６】なお、蛍光灯の点灯周波数とテレビジョン
の繰り返し周波数とが一致しないために生じるフリッカ
を抑制するために、ＮＴＳＣ方式では１／１００秒、Ｐ
ＡＬ方式では１／１２０秒あるいは１／６０秒のシャッ
タ時間も設定されている。

【０００７】また、以上のような倍のステップと異な
り、テレビジョンの水平走査周期（ＮＴＳＣ方式では約
６３．５６μｓ，ＰＡＬ方式では６４μｓ）をステップ
とする設定の仕方もある。

【０００８】図３に通常より高速のシャッタ時間の設定
時における光電変換部の信号の読出パルスと基板に加え
られるシャッタパルスの状態を示す。ＣＣＤ固体撮像素
子の光電変換部に発生し、蓄積された電荷が、電荷読み
出しパルスにより垂直ＣＣＤシフトレジスタに読み出さ
れた後、この光電変化部に発生した電荷は、読み出し後
に基板に加えられるシャッタパルスによって基板に捨て
られる。そして、次の読み出しパルスからさかのぼっ
て、所定のシャッタ時間になると基板へのシャッタパル
スの印加が終了し、それ以降は電荷は光電変換部に蓄積
される。この図３から明らかなように、シャッタ時間が
高速（短時間）であればあるほど、電荷を捨てるために
基板にパルスを印加する期間が長くなる。

【０００９】以上のようなシャッタパルスを発生する回
路におけるシャッタ時間の制御入力としては、前者の倍
のステップによる設定の場合にはパラレルデータまたは
シリアルデータが採用され、後者の水平走査周期をステ
ップとした設定の場合には、シャッタ時間の設定数が多
くなるため専らシリアルデータが採用される。

【００１０】図４に、水平走査周期をステップとしてシ
リアルデータを制御入力とした従来のシャッタパルス発
生回路の構成例を示す。制御入力であるシリアルデータ
ＳＤは、シリアル−パラレル変換用のシリアルクロック
ＳＣと、パラレル変換後のシャッタ時間設定用パラレル
データをラッチするためのラッチクロックＬＣとともに
外部から供給される。

【００１１】シリアルデータＳＤは、シリアルパラレル
変換回路１に入力され、ここでシリアルクロックＳＣに
よりシフトされてパラレルデータＰＤに変換される。シ
リアルデータＳＤの入力が終了すると、パラレルデータ
ＰＤはラッチ回路２に入力されるとともに、ラッチ回路
２にはラッチクロックＬＣが入力され、これによってシ
ャッタ時間設定のためのデータが保持され、ラッチデー
タＬＤが得られることになる。

【００１２】パラレルデータＰＤとラッチデータＬＤ、
およびシリアルパラレル変換回路１のビット構成は、水
平ラインの数によって決まり、例えばフィールド蓄積駆
動方式で、カラーであるＮＴＳＣ方式やＥＩＡ方式の場
合、１フィールドに相当する２６２．５Ｈ程度あればよ
く、また、同様にカラーのＰＡＬ方式や白黒のＣＣＩＲ
方式の場合は、３１２．５Ｈ程度あればよい。従って、
このような全ての方式に対応できるよう、９ビット構成
が採用されている。

【００１３】水平ラインカウンタ３には水平ラインパル
スＨＰがクロックとして供給され、この水平ラインカン
ウタ３は水平ラインパルスＨＰをアップカウントし、そ
の値を水平ラインデータＨＤとして出力する。

【００１４】光電変換部の電荷を垂直ＣＣＤシフトレジ
スタに転送する水平ラインを指定する電荷読み込みパル
スＲＰは、水平ラインパルスＨＰとともにプリセットパ
ルス発生回路４に入力され、水平ラインカウンタ３に対
するプリセットパルスＰＰを形成する。

【００１５】水平ラインカウンタ３からの水平ラインデ
ータＨＤと、ラッチ回路２からのラッチデータＬＤは比
較回路５に入力され、両者が一致したときには一致パル
スＥＰが出力される。

【００１６】シャッタパルス制御回路６は、シャッタパ
ルスＳＰを制御するためのシャッタ制御パルスＣＰを形
成する。このシャッタ制御パルスＣＰは、電荷読み込み
水平ラインの次の水平ラインから電荷を基板に逃がす期
間Ｈレベルとなり、一致パルスＥＰの発生に基づいてＬ
レベルとなるパルスであって、シャッタ制御回路６は電
荷読み込みパルスＲＰと水平ラインパルスＨＰ、および
一致パルスＥＰによって、このようなタイミングでレベ
ルが変化するシャッタ制御パルスＣＰを形成する。

【００１７】このシャッタ制御パルスＣＰは別途形成さ
れるシャッタパルスＳＰとともにＡＮＤゲート７に入力
され、このＡＮＤゲート７によって、電荷を基板へ逃が
す期間中においてのみシャッタパルスＳＰの基板への供
給を行うように構成されている。

【００１８】図５に以上の構成のパルス発生器におい
て、ＮＴＳＣやＥＩＡ方式におけるシャッタ時間として
１０水平ラインとした場合のシャッタ動作のタイミング
図を示す。

【００１９】この場合、シリアルデータＳＤとして、１
０進数で２５３となるバイナリーデータが入力される。
シャッタ制御パルスＣＰは、シャッタ動作においては前
記したように、電荷読み込みパルスＲＰの次の水平ライ
ンパルスＨＰの到来によりＨレベルとなり、一致パルス
ＥＰの発生後の最初の水平ラインパルスＨＰの到来によ
りＬレベルとなる。このシャッタ制御パルスＣＰによ
り、シャッタパルスＳＰはシャッタ時間に相当する期間
だけ停止する。なお、シャッタ時間を１０Ｈ＋αとして
いるのは、電荷読み込みパルスＲＰとシャッタパルスＳ
Ｐがそれぞれの水平ラインパルスＨＰに対する間隔が異
なるためである。

【００２０】ここで、前述したように１フィールドはＮ
ＴＳＣ方式やＥＩＡ方式の場合２６２．５Ｈであるが、
電荷読み込みパルスＲＰの繰り返し周期は２６２．５Ｈ
ではなく、図５のように２６２Ｈと２６３Ｈとなってい
る。電荷読み込みパルスＲＰの繰り返し周期が２６２．
５Ｈの場合、あるフィールドでの垂直ＣＣＤシフトレジ
スタ転送パルスとの関係が、次のフィールドでの関係と
異なるようになり、ＣＣＤ固体撮像素子の出力信号の安
定性のためには好ましくないので、電荷読み込みパルス
ＲＰと垂直ＣＣＤシフトレジスタ転送パルスとの関係が
常に同じとなるように電荷読み込みパルスＲＰの繰り返
し周期を２６２Ｈと２６３Ｈとしているわけである。電
荷読み込みパルスＲＰの間隔が２６３Ｈ周期の場合には
水平ラインデータＨＤのプリセットデータを０とし、２
６２Ｈの場合には１とすることにより、全てのフィール
ドでのシャッタ時間を同一とすることができる。なお、
同様な理由により、ＰＡＬ方式やＣＣＩＲ方式では電荷
読み込みパルスの繰り返し周期は３１２Ｈと３１３Ｈと
している。

【００２１】

【発明が解決しようとする課題】 ところで、以上のよ
うな水平走査周期のステップによりシャッタ時間の設定
を変更する方式の従来のパルス発生器においては、シャ
ッタ時間を設定するためのシリアルデータは通常バイナ
リーデータで与えられるが、上記の説明から明らかなよ
うに、その値はシャッタ時間に相当する水平走査周期の
数を直接バイナリー変換した値ではなく、ある関係式、
上記の例では、２６３−１０＋１＝２５４の値をバイナ
リー変換した値とする必要がある。従って、任意のシャ
ッタ時間を設定する際に、そのシャッタ時間を上記した
関係式によって該当する値に変換し、更にその値をシリ
アルデータに変換する必要が生じ、煩雑である。

【００２２】本発明の目的は、このような煩雑さを解消
し、シャッタ時間の設定のためのシリアルデータをより
簡単に与えることのできるパルス発生器を提供すること
にある。

【００２３】

【課題を解決するための手段】 上記の目的を達成する
ため、本発明の撮像装置のパルス発生器は、水平ライン
カウンタをダウンカウンタとするとともに、この水平ラ
インカウンタのプリセットパルスによるプリセット値
を、ＣＣＤ固体撮像素子の光電変換部に蓄積された電荷
を読み込む周期に相当する水平ライン数としたことによ
って特徴付けられる。

【００２４】

【作用】 水平ラインカウンタをダウンカウンタとし
て、そのプリセット値を電荷読み込み周期に相当する水
平ライン数（上記した例では２６２Ｈもしくは２６３
Ｈ）とすると、この水平ラインカウンタは次回の電荷読
み込み時点の直前における水平ラインの発生により１と
なる。シャッタ時間の開始点は、この直前の水平ライン
パルスを起点として時間軸を逆にして水平ラインを数え
た時点となるから、上記した例のようにシャッタ時間を
１０水平ライン数相当分とする場合には、水平ラインカ
ウンタのカウント値が１０となっている時点で一致パル
スを発生すればよく、従って、ラッチ回路にラッチされ
ているデータ、つまりシャッタ時間を設定するためのシ
リアルデータの値は、シャッタ時間を表す１０をそのま
ま使用できることになり、所期の目的を達成できる。

【００２５】

【実施例】 図１は本発明実施例の回路構成を示すブロ
ック図である。この例において、シャッタ時間設定用の
シリアルデータＳＤをシリアルクロックＳＣによりパラ
レルデータＰＤに変換するシリアルパラレル変換回路
１、パラレルデータＰＤをラッチクロックＬＣによりラ
ッチするラッチ回路２、電荷読み込みパルスＲＰと水平
ラインパルスＨＰに基づいてプリセットパルスＰＰを発
生するプリセットパルス発生回路４、水平ラインデータ
ＨＤとラッチデータＬＤを比較して一致パルスＥＰを出
力する比較回路５、およびこの一致パルスＥＰと水平ラ
インパルスＨＰおよび電荷読み込みパルスＲＰを入力し
てシャッタ制御パルスＣＰを出力するシャッタパルス制
御回路６、更にはＡＮＤゲート７については、図４に示
した従来のパルス発生回路と同等である。

【００２６】本発明実施例における特徴は、水平ライン
カウンタ３０とそのプリセット値である。すなわち、こ
の実施例の水平ラインカウンタ３０はダウンカウンタで
あって、そのプリセット値は、電荷読み込み周期に相当
する水平ライン数としている点である。そして、この特
徴により、シャッタ時間設定用のシリアルデータは、以
下に示すようにシャッタ時間に相当する水平ライン数そ
のものの値とすることができる。

【００２７】図２はこのような本発明実施例により、Ｎ
ＴＳＣやＥＩＡ方式におけるシャッタ時間として１０水
平ラインとした場合のシャッタ動作のタイミング図であ
る。電荷読み込み周期が水平ライン数２６３である場
合、水平ラインカウンタ３０のプリセット値は２６３
で、２６２の場合は２６２である。すなわち、水平ライ
ンカウンタ３０は、電荷読み込みパルスＲＰが発生した
後に最初に発生する水平ラインパルスＨＰにより、２６
３Ｈもしくは２６２Ｈに交互にプリセットされ、以下、
水平ラインパルスＨＰが発生するごとにそのカウント
値、つまり水平ラインデータＨＤの値を１ずつ減じてい
く。

【００２８】電荷読み込みパルスＲＰを起点として所望
のシャッタ時間である１０水平ライン分だけ前にシャッ
タパルスＳＰの供給を停止するためには、一致パルスＥ
Ｐが発生する時点を、電荷読み込みパルスＲＰが発生す
る直前の水平ラインパルスＨＰから時間軸を逆向き側に
数えて１０個目の水平ラインパルスＨＰが発生した時点
とすれば良いわけであるが、この時点では水平ラインカ
ウンタ３０からの水平ラインデータＨＤは１０となって
いる。従って、ラッチデータＬＤが１０進数で１０とな
っていれば良く、これにより、シリアルデータＳＤも１
０進数で１０とすることで、所望のシャッタ時間である
１０水平ライン発生分の時間がシャッタ時間として設定
されることになり、シャッタ時間の設定用シリアルデー
タＳＤとして、所望のシャッタ時間に相当する水平ライ
ン発生数をそのままバイナリー変換したデータとして与
えることができる。

【００２９】なお、本発明をＰＡＬ方式やＣＣＩＲ方式
に適用する場合には、水平ラインカウンタ３０のプリセ
ット値を３１３もしくは３１２とすればよい。

【００３０】

【発明の効果】 以上説明したように、本発明によれ
ば、水平走査周期をステップとしてシャッタ時間を多段
階に設定し得るようにした撮像装置のパルス発生回路に
おいて、所望のシャッタ時間に相当する水平ラインの発
生数をそのままバイナリー変換した値をシリアルデータ
として用いることができ、従来のように関数式に代入し
てシリアルデータを決定する煩雑さが解消される。

【図面の簡単な説明】

【図１】 本発明実施例の構成を示すブロック図

【図２】 そのシャッタ動作の例を示すタイミング図

【図３】 高速のシャッタ時間の設定時における光電変
換部の信号の読出パルスと基板に加えられるシャッタパ
ルスの状態の説明図

【図４】 従来の撮像装置におけるパルス発生回路の構
成を示すブロック図

【図５】 そのシャッタ動作の例を示すタイミング図

【符号の説明】

１・・・・シリアルパラレル変換回路 ２・・・・ラッチ回路 ４・・・・プリセットパルス発生回路 ５・・・・比較回路 ６・・・・シャッタパルス制御回路 ７・・・・ＡＮＤゲート ３０・・・・水平ラインカウンタ ＳＤ・・・・シリアルデータ ＳＣ・・・・シリアルクロック ＰＤ・・・・パラレルデータ ＬＣ・・・・ラッチクロック ＬＤ・・・・ラッチデータ ＨＰ・・・・水平ラインパルス ＲＰ・・・・電荷読み込みパルス ＰＰ・・・・プリセットパルス ＨＤ・・・・水平ラインデータ ＥＰ・・・・一致パルス ＣＰ・・・・シャッタ制御パルス ＳＰ・・・・シャッタパルス

Claims (1)

(57)【特許請求の範囲】
1. 【請求項１】 ＣＣＤ撮像素子を用いた撮像装置におけ
   るシャッタ時間を設定するためのシリアルデータをパラ
   レルデータに変換する変換回路と、変換後のパラレルデ
   ータをラッチするラッチ回路と、プリセットパルス発生
   回路からのプリセットパルスにより所定のプリセット値
   が設定され、かつ、水平ラインパルスをクロック入力と
   する水平ラインカウンタと、その水平ラインカウンタの
   カウントデータと上記ラッチ回路からのラッチデータを
   比較して一致検出パルスを出力する比較回路と、この一
   致パルスと上記水平ラインパルスおよび電荷読み込みパ
   ルスを入力して、上記シリアルデータに基づくシャッタ
   時間の間においてのみ上記ＣＣＤ撮像素子の光電変換部
   で変換された電荷信号を捨てるためのシャッタパルスの
   発生を停止させる制御信号を出力するシャッタパルス制
   御回路を備えたパルス発生回路において、上記水平ライ
   ンカウンタをダウンカウンタとするとともに、この水平
   ラインカウンタの上記プリセットパルスによるプリセッ
   ト値を、上記光電変換部に蓄積された電荷を読み込む周
   期に相当する水平ライン数としたことを特徴とする、撮
   像装置におけるパルス発生回路。