JP2754639B2 - Liquid crystal display - Google Patents
Liquid crystal displayInfo
- Publication number
- JP2754639B2 JP2754639B2 JP33134488A JP33134488A JP2754639B2 JP 2754639 B2 JP2754639 B2 JP 2754639B2 JP 33134488 A JP33134488 A JP 33134488A JP 33134488 A JP33134488 A JP 33134488A JP 2754639 B2 JP2754639 B2 JP 2754639B2
- Authority
- JP
- Japan
- Prior art keywords
- thin film
- signal line
- film transistor
- liquid crystal
- crystal display
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Lifetime
Links
Landscapes
- Liquid Crystal (AREA)
- Devices For Indicating Variable Information By Combining Individual Elements (AREA)
- Thin Film Transistor (AREA)
Description
【発明の詳細な説明】 〔産業上の利用分野〕 本発明は、複数の画素をマトリクス配列してなる液晶
表示装置に関する。Description: TECHNICAL FIELD The present invention relates to a liquid crystal display device in which a plurality of pixels are arranged in a matrix.
本発明は、マトリクス状に配された複数の薄膜トラン
ジスタと、各々の薄膜トランジスタのドレインに接続さ
れた表示電極と、薄膜トランジスタのソースに接続さ
れ、信号を供給する信号線と、この信号線と直交するよ
うに配された選択線とを有する液晶表示装置であって、
表示電極の一部を信号線の下に配置するとともに、薄膜
トランジスタのゲート部、チャネル部およびソース・ド
レインを信号線の下に配設することにより、画素の開口
率の向上を図り、高解像度化を可能にしたものである。The present invention provides a plurality of thin film transistors arranged in a matrix, a display electrode connected to a drain of each thin film transistor, a signal line connected to a source of the thin film transistor to supply a signal, and a signal line orthogonal to the signal line. A liquid crystal display device having a selection line arranged in
A part of the display electrode is arranged below the signal line, and the gate part, channel part and source / drain of the thin film transistor are arranged below the signal line, thereby improving the aperture ratio of the pixel and increasing the resolution. Is made possible.
従来の液晶ディスプレイパネルの１画素の構成を第３
図に示す。The configuration of one pixel of a conventional liquid crystal display panel is
Shown in the figure.
同図中、（21）は画素（液晶セル（LC））を構成する
透明の表示電極、（22）は画素を駆動するためのスイッ
チング用の薄膜トランジスタを示す。表示電極（21）の
各行間に各画素の行を選択する選択線（23）が配され、
表示電極（21）の各列間に映像信号を供給するための信
号線（24）が配される。表示電極（21）は、薄膜トラン
ジスタ（22）が形成される部分において四角形状の切欠
部（21a）を有する。In the figure, (21) indicates a transparent display electrode constituting a pixel (liquid crystal cell (LC)), and (22) indicates a switching thin film transistor for driving the pixel. A selection line (23) for selecting a row of each pixel is arranged between each row of the display electrodes (21).
A signal line (24) for supplying a video signal is arranged between each column of the display electrodes (21). The display electrode (21) has a rectangular notch (21a) in a portion where the thin film transistor (22) is formed.
そして、薄膜トランジスタ（22）のドレイン（22d）
が表示電極（21）に接続され、ソース（22s）が信号線
（24）に接続されて、薄膜トランジスタ（22）が表示電
極（21）の切欠部（21a）を橋渡すように形成されてい
る。ゲート（22g）は、選択線（23）から切欠部（21a）
の方向に連続に延びたコンタクト部（23a）に接続され
る。And the drain (22d) of the thin film transistor (22)
Is connected to the display electrode (21), the source (22s) is connected to the signal line (24), and the thin film transistor (22) is formed so as to bridge the cutout (21a) of the display electrode (21). . The gate (22g) is cut out (21a) from the selection line (23).
To the contact portion (23a) extending continuously in the direction of.
一般に、スイッチングトランジスタを有する複数の画
素をマトリクス配列されてなる液晶表示装置において
は、選択期間で信号を液晶に加えるために、スイッチン
グトランジスタのオン抵抗を下げなければならない。In general, in a liquid crystal display device in which a plurality of pixels each having a switching transistor are arranged in a matrix, the on-resistance of the switching transistor must be reduced in order to apply a signal to the liquid crystal during a selection period.
従来の液晶表示装置においては、スイッチングトラン
ジスタが、通常用いられている非晶質シリコンや多結晶
シリコンによる薄膜トランジスタ（22）であるため、そ
の低い移動度のために、例えば同図に示すようにチャン
ネル幅Ｗをチャンネル長Ｌの比W/Lの値を大きくして薄
膜トランジスタ（22）のオン抵抗を下げている。従っ
て、薄膜トランジスタ（22）の面積が画素部の面積に入
り込むため、画素の開口率が低下してしまい、高解像度
化に伴なう画素面積の縮小化が実現できないという不都
合があった。In the conventional liquid crystal display device, the switching transistor is a thin film transistor (22) made of amorphous silicon or polycrystalline silicon which is generally used. Therefore, due to its low mobility, for example, as shown in FIG. The on-resistance of the thin film transistor (22) is reduced by increasing the value of the ratio W / L of the width W to the channel length L. Therefore, since the area of the thin film transistor (22) is included in the area of the pixel portion, the aperture ratio of the pixel is reduced, and there is a disadvantage that the pixel area cannot be reduced with higher resolution.
本発明は、このような点に鑑み成されたもので、その
目的とするところは、スイッチングトランジスタのオン
抵抗を下げても、画素の開口率の向上を図ることがで
き、高解像度化を実現させることができる液晶表示装置
を提供することにある。The present invention has been made in view of such a point, and an object of the present invention is to improve the aperture ratio of a pixel even if the on-resistance of a switching transistor is reduced, thereby realizing high resolution. It is an object of the present invention to provide a liquid crystal display device which can be operated.
本発明は、マトリクス状に配された複数の薄膜トラン
ジスタ（２）と、各々の薄膜トランジスタ（２）のドレ
イン（2d）に接続された表示電極（１）と、薄膜トラン
ジスタ（２）のソース（2S）に接続され、信号を供給す
る信号線（４）と、この信号線（４）と直交するように
配された選択線（３）とを有する液晶表示装置であっ
て、表示電極（１）の一部（1a）を信号線（４）の下に
配置するとともに、薄膜トランジスタ（２）のゲート部
（2g）、チャネル部およびソース（2S）・ドレイン（2
d）を信号線（４）の下に配設して構成する。The present invention relates to a plurality of thin film transistors (2) arranged in a matrix, a display electrode (1) connected to a drain (2d) of each thin film transistor (2), and a source (2S) of the thin film transistor (2). A liquid crystal display device comprising: a signal line (4) connected to supply a signal; and a selection line (3) arranged orthogonally to the signal line (4). The part (1a) is arranged below the signal line (4), and the gate part (2g), the channel part and the source (2S) / drain (2
d) is arranged below the signal line (4).
上述の本発明の構成によれば、表示電極（１）の一部
（1a）を信号線（４）の下に配置するとともに、薄膜ト
ランジスタ（２）のゲート部（2g）、チャネル部および
ソース（2S）・ドレイン（2d）を信号線（４）の下に配
設したので、設計ルールの許す限り画素の開口率を向上
させることができる。また、この構成は、高解像度化に
伴って画素面積が縮小化されていくに従って有効とな
る。According to the configuration of the present invention described above, a part (1a) of the display electrode (1) is arranged below the signal line (4), and the gate part (2g), the channel part, and the source ( Since the 2S) / drain (2d) is disposed below the signal line (4), the aperture ratio of the pixel can be improved as far as the design rule allows. This configuration becomes more effective as the pixel area is reduced as the resolution increases.
以下、第１図及び第２図を参照しながら本発明の実施
例を説明する。Hereinafter, an embodiment of the present invention will be described with reference to FIG. 1 and FIG.
第１図は、本実施例に係る液晶ディスプレイパネルの
１画素を示す構成図である。FIG. 1 is a configuration diagram showing one pixel of the liquid crystal display panel according to the present embodiment.
この図において、（１）は画素（液晶セル（LC））を
構成する透明の表示電極、（２）は画素を駆動するため
のスイッチング用の超薄膜トランジスタを示し、また、
表示電極（１）の各行間に各画素の行を選択する選択線
（３）が配され、表示電極（１）の各列間に映像信号を
供給するための信号線（４）が配されている。In this figure, (1) shows a transparent display electrode constituting a pixel (liquid crystal cell (LC)), (2) shows a switching ultra-thin film transistor for driving the pixel,
A selection line (3) for selecting a row of each pixel is arranged between each row of the display electrodes (1), and a signal line (4) for supplying a video signal is arranged between each column of the display electrodes (1). ing.
上記超薄膜トランジスタ（２）は、高移動度を有する
ため、オン抵抗を下げてもチャンネル幅Ｗをチャンネル
長Ｌの比W/Lの値は小さくても良く、そのためトランジ
スタ（２）を細長い形に形成することができる。従っ
て、本実施例では同図に示すように、信号線（４）及び
選択線（３）を直線状に形成し、選択線（３）と信号線
（４）とに囲まれた四角形領域とこれに連続して一部
（1a）が信号線（４）下に入り込むような形状の表示電
極（１）を形成し、信号線（４）と選択線（３）の交点
の下にW/Lの小さい細長い形の高移動度を有する超薄膜
トランジスタ（２）を形成するようにしている。Since the ultra-thin film transistor (2) has a high mobility, the value of the ratio W / L of the channel width L to the channel width W may be small even if the on-resistance is reduced. Can be formed. Therefore, in the present embodiment, as shown in FIG. 3, the signal line (4) and the selection line (3) are formed in a straight line, and a rectangular area surrounded by the selection line (3) and the signal line (4) is formed. A display electrode (1) having a shape such that a part (1a) enters under the signal line (4) is formed continuously, and W / W is formed under the intersection of the signal line (4) and the selection line (3). An ultra-thin film transistor (2) having a high mobility and an elongated shape with a small L is formed.
尚、超薄膜トランジスタ（２）のドレイン（2d）は上
記表示電極（１）の一部（1a）に、ソース（2s）は信号
線（４）に接続され、ゲート（2g）は直接選択線（３）
として機能する。The drain (2d) of the ultra thin film transistor (2) is connected to a part (1a) of the display electrode (1), the source (2s) is connected to the signal line (4), and the gate (2g) is directly connected to the selection line ( 3)
Function as
具体的に、本実施例における超薄膜トランジスタ
（２）、表示電極（１）及び信号線（３）の形成手順の
一例を第２図に基いて説明する。Specifically, an example of a procedure for forming the ultra-thin film transistor (2), the display electrode (1), and the signal line (3) in this embodiment will be described with reference to FIG.
まず、ガラス等の絶縁基板（５）上に、後に形成され
る信号線（４）の方向に沿って第１層の多結晶シリコン
膜厚又は非晶質シリコン膜等による半導体膜（６）を形
成し、この半導体薄膜（６）のゲート部上に例えばSiO2
等よりなるゲート絶縁膜（７）を介して第２層の不純物
ドープの半導体層例えば不純物ドープした多結晶シリコ
ン層（８）よりなり、後に選択線（３）として機能する
ゲート電極（９）を形成し、半導体薄膜（６）のゲート
電極（９）を挟む両領域をソース領域（6s）及びドレイ
ン領域（6d）として構成され、後述するように少くとも
ゲート部が信号線（４）下に存するように形成される。First, a semiconductor film (6) made of a polycrystalline silicon film of a first layer or an amorphous silicon film is formed on an insulating substrate (5) such as glass along a direction of a signal line (4) to be formed later. Then, for example, SiO 2 is formed on the gate portion of the semiconductor thin film (6).
A gate electrode (9), which comprises a second impurity-doped semiconductor layer, for example, an impurity-doped polycrystalline silicon layer (8) via a gate insulating film (7) made of The two regions sandwiching the gate electrode (9) of the semiconductor thin film (6) are formed as a source region (6s) and a drain region (6d), and at least the gate portion is provided below the signal line (4) as described later. It is formed to exist.
その後、SiO2等よりなる絶縁層（10）を形成したの
ち、この層（10）の上記ドレイン領域（6d）に対応する
箇所にコンタクトホール（11）を形成する。次に、表示
電極（１）を形成する。このとき、表示電極（１）の一
部（1a）をコンタクトホール（11）を介してドレイン領
域（6d）に接続させるようにする。その後、SiO2等から
なる層間絶縁膜（12）を形成したのち、該膜（12）及び
上記絶縁層（10）の上記ソース領域（6s）に対応する箇
所にコンタクトホール（13）を形成する。そして、ソー
ス領域（6s）に接続するようにAlからなる信号線（４）
を形成する。Thereafter, an insulating layer (10) made of SiO 2 or the like is formed, and then a contact hole (11) is formed in a portion of the layer (10) corresponding to the drain region (6d). Next, the display electrode (1) is formed. At this time, a part (1a) of the display electrode (1) is connected to the drain region (6d) via the contact hole (11). Thereafter, after forming an interlayer insulating film (12) made of SiO 2 or the like, a contact hole (13) is formed at a position corresponding to the source region (6s) of the film (12) and the insulating layer (10). . Then, a signal line (4) made of Al is connected to the source region (6s).
To form
尚、図示せざるも、その後絶縁基板（５）に対向し
て、内面全面に透明電極が形成された絶縁基板が配さ
れ、両基板間に液晶が充填されて目的の液晶ディスプレ
イパネルが構成される。Although not shown, an insulating substrate having a transparent electrode formed on the entire inner surface is disposed opposite the insulating substrate (5), and liquid crystal is filled between the two substrates to form a target liquid crystal display panel. You.
上述の如く本例によれば、画素を駆動するためのスイ
ッチングトランジスタとして高移動度を有する超薄膜ト
ランジスタ（２）にて構成したので、オン抵抗を下げて
もW/Lの値を大きくする必要がなく、そのため、超薄膜
トランジスタ（２）を構成する第１層の半導体薄膜
（６）を信号線（４）の下に形成して選択線（３）を直
線状に形成することができる。そして、表示電極（１）
の一部（1a）を信号線（４）の下に入り込むように形成
し、薄膜トランジスタ（２）のゲート部（2g）、チャネ
ル部、ソース（2S）、ドレイン（2d）を信号線（４）の
下に形成し、表示電極（１）の一部（1a）をドレイン
（2d）に接続することにより、設計ルールの許す限り画
素の開口率を向上させることができる。As described above, according to this example, the switching transistor for driving the pixel is constituted by the ultra-thin film transistor (2) having a high mobility. Therefore, it is necessary to increase the value of W / L even if the on-resistance is reduced. Therefore, the first layer semiconductor thin film (6) constituting the ultra thin film transistor (2) can be formed below the signal line (4), and the selection line (3) can be formed linearly. And the display electrode (1)
Of the thin film transistor (2), the gate (2g), the channel, the source (2S), and the drain (2d) of the thin film transistor (2) are formed under the signal line (4). Below, and by connecting a part (1a) of the display electrode (1) to the drain (2d), the aperture ratio of the pixel can be improved as far as the design rule allows.
また、本例による構成は、高解像度化に伴って画素面
積が縮小化されていくに従って有効となる。Further, the configuration according to the present example becomes effective as the pixel area is reduced as the resolution increases.
尚、上記実施例は、第２図に示す形成手順において、
表示電極（１）の形成後、A1からなる信号線（４）を形
成したが、それとは逆に、信号線（４）の形成後、表示
電極（１）を形成するようにしてもよい。In the above embodiment, in the forming procedure shown in FIG.
After the formation of the display electrode (1), the signal line (4) made of A1 is formed. Conversely, the display electrode (1) may be formed after the formation of the signal line (4).
本発明に係る液晶表示装置は、マトリクス状に配され
た複数の薄膜トランジスタと、各々の薄膜トランジスタ
のドレインに接続された表示電極と、薄膜トランジスタ
のソースに接続され、信号を供給する信号線と、この信
号線と直交するように配された選択線とを有する液晶表
示装置であって、表示電極の一部を信号線の下に配置す
るとともに、薄膜トランジスタのゲート部、チャネル部
およびソース・ドレインを信号線の下に配設するように
したので、画素の開口率の向上を図ることができ、高解
像度の液晶表示装置を提供することができる。A liquid crystal display device according to the present invention includes a plurality of thin film transistors arranged in a matrix, a display electrode connected to a drain of each thin film transistor, a signal line connected to a source of the thin film transistor to supply a signal, A liquid crystal display device having a selection line arranged orthogonal to a line, wherein a part of a display electrode is arranged below the signal line, and a gate portion, a channel portion, and a source / drain of the thin film transistor are connected to the signal line. In this case, the aperture ratio of the pixels can be improved, and a high-resolution liquid crystal display device can be provided.
第１図は本実施例に係る液晶表示装置を示す構成図、第
２図は第１図のＡ−Ａ断面図、第３図は従来例を示す構
成図である。 （１）は表示電極、（２）は超薄膜トランジスタ、
（３）は選択線、（４）は信号線、（５）は絶縁基板、
（６）は第１層の半導体薄膜、（７）はゲート絶縁膜、
（９）はゲート電極である。FIG. 1 is a configuration diagram showing a liquid crystal display device according to the present embodiment, FIG. 2 is a cross-sectional view taken along line AA of FIG. 1, and FIG. 3 is a configuration diagram showing a conventional example. (1) is a display electrode, (2) is a super thin film transistor,
(3) is a selection line, (4) is a signal line, (5) is an insulating substrate,
(6) is a first semiconductor thin film, (7) is a gate insulating film,
(9) is a gate electrode.
Claims (1)
ジスタと、各々の薄膜トランジスタのドレインに接続さ
れた表示電極と、前記薄膜トランジスタのソースに接続
され、信号を供給する信号線と、この信号線と直交する
ように配された選択線とを有する液晶表示装置であっ
て、 前記表示電極の一部を前記信号線の下に配置するととも
に、前記薄膜トランジスタのゲート部、チャネル部およ
びソース・ドレインを前記信号線の下に配設したことを
特徴とする液晶表示装置。1. A plurality of thin film transistors arranged in a matrix, a display electrode connected to a drain of each thin film transistor, a signal line connected to a source of the thin film transistor to supply a signal, and a signal line orthogonal to the signal line. A liquid crystal display device having a selection line arranged so that a part of the display electrode is disposed below the signal line, and a gate part, a channel part, and a source / drain of the thin film transistor are connected to the signal line. A liquid crystal display device disposed below the line.
Priority Applications (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP33134488A JP2754639B2 (en) | 1988-12-28 | 1988-12-28 | Liquid crystal display |
| DE68921591T DE68921591T2 (en) | 1988-12-28 | 1989-12-28 | Liquid crystal display device. |
| EP89124104A EP0376329B1 (en) | 1988-12-28 | 1989-12-28 | Liquid crystal display device |
| US07/458,397 US5159476A (en) | 1988-12-28 | 1989-12-28 | Liquid crystal display unit having large image area and high resolution |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP33134488A JP2754639B2 (en) | 1988-12-28 | 1988-12-28 | Liquid crystal display |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH02176726A JPH02176726A (en) | 1990-07-09 |
| JP2754639B2 true JP2754639B2 (en) | 1998-05-20 |
Family
ID=18242634
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP33134488A Expired - Lifetime JP2754639B2 (en) | 1988-12-28 | 1988-12-28 | Liquid crystal display |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2754639B2 (en) |
Family Cites Families (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6378132A (en) * | 1986-09-20 | 1988-04-08 | Victor Co Of Japan Ltd | Liquid crystal display device |
-
1988
- 1988-12-28 JP JP33134488A patent/JP2754639B2/en not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPH02176726A (en) | 1990-07-09 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US6320221B1 (en) | TFT-LCD having a vertical thin film transistor | |
| KR100266189B1 (en) | Amlcd panel and wiring designing method therefor | |
| EP0348209B1 (en) | Image display device | |
| US7671931B2 (en) | Liquid crystal display device and method of fabricating the same | |
| JP2008004957A (en) | Transistor and display comprising it | |
| JPH1031235A (en) | Liquid crystal display device | |
| KR100442489B1 (en) | Liquid crystal display device | |
| JPS62265756A (en) | Thin film transistor matrix | |
| JP3127619B2 (en) | Active matrix substrate | |
| JP4984369B2 (en) | Image display device and manufacturing method thereof | |
| JPH06317812A (en) | Active matrix element and its production | |
| JPH098311A (en) | Fabrication and structure of thin film semiconductor device | |
| JP2754639B2 (en) | Liquid crystal display | |
| KR100770470B1 (en) | Method for forming gate electrode in liquid crystal display device | |
| US6812493B2 (en) | Thin-film semiconductor element and method of producing same | |
| KR100209622B1 (en) | Liquid crystal display device and its manufacturing method | |
| JPH08204196A (en) | Active matrix circuit and electrooptic device | |
| JPS6159474A (en) | Thin film transistor | |
| KR100488923B1 (en) | Liquid crystal display | |
| JPH05249485A (en) | Active matrix liquid crystal display having thin-film transistor for switching | |
| KR100324286B1 (en) | Thin Film Transistor And Fabrication Method Thereof | |
| US20070242013A1 (en) | Liquid crystal display and manufacturing method of the same | |
| KR0151275B1 (en) | Method of manufacturing tft panel for lcd | |
| KR19980039622A (en) | Liquid crystal display | |
| JP3206597B2 (en) | Active matrix substrate |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20080306 Year of fee payment: 10 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20090306 Year of fee payment: 11 |
|
| EXPY | Cancellation because of completion of term |