JP2754603B2 - Memory data output circuit - Google Patents
Memory data output circuitInfo
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Description
【発明の詳細な説明】 〔産業上の利用分野〕 本発明はメモリデータの出力回路に関し、特にMOS型
電界効果トランジスタによって構成されたメモリデータ
の出力回路に関する。Description: BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a memory data output circuit, and more particularly to a memory data output circuit constituted by MOS field effect transistors.
従来、半導体メモリの中で行(Row)アドレスと列(C
olumn)アドレスとを時分割で取り込むマルチアドレス
方式を用いたダイナミック・ランダム・アクセス・メモ
リの中には、カラム系をスタティックにすることにより
列アドレスの切り換りからのアクセスを設定し、先に決
められた行アドレスに対する列アドレスの読み出しを高
速に行なえるファースト ページ モードやスタテック
カラム モードといったものがある。Conventionally, a row address and a column (C) are stored in a semiconductor memory.
olumn) In the dynamic random access memory using the multi-address method that takes in the address in a time-division manner, the access from the switching of the column address is set by making the column system static. There are a fast page mode and a static column mode in which a column address can be read at a high speed for a predetermined row address.
第3図は従来のかかる機能を有するダイナミック ラ
ンダム アクセス メモリのデータ出力回路図である。FIG. 3 is a data output circuit diagram of a conventional dynamic random access memory having such a function.
第3図に示すように、NO4〜NO5はNOR回路、NA6,NA7は
NAND回路、I7,I8は反転回路、QN5〜QN6はNチャネルMOS
型電界効果(以下、MOSFETと称す)、N15〜N20は節点、
OEは外部信号▲▼(カラム アドレス ストロー
ブ)によって内部発生される出力イネーブル信号、DRST
データ出力回路リセット信号、DO/▲▼は内部で増
幅した出力データ、DOUTはその外部出力データである。As shown in FIG. 3, NO4 to NO5 are NOR circuits, and NA6 and NA7 are
NAND circuit, I7, I8 inverting circuit, Q N5 to Q N6 are N-channel MOS
Type field effect (hereinafter referred to as MOSFET), N 15 to N 20 are nodes,
OE is an output enable signal generated internally by an external signal ▲ ▼ (column address strobe), DRST
The data output circuit reset signal, DO / ▲ ▼ is internally amplified output data, and DOUT is its external output data.
第4図は第3図に示す出力回路の動作を説明するため
の信号波形図である。FIG. 4 is a signal waveform diagram for explaining the operation of the output circuit shown in FIG.
第4図に示すように、外部信号▲▼(ロウアド
レスストローブ)が高レベルから低レベルになることに
より、その時に取り込まれたアドレスが選択された行ア
ドレスとなり、次にその行アドレスに対し列アドレスが
取り込み可能状態となる。第4図はこの状態からのタイ
ムチャートである。ここで▲▼が高レベルから低
レベルとなると、OEが低レベルから高レベルなる。これ
により、その時の節点N15,N18の状態によってそれぞれN
17,N20の状態が決定される。ファースト ページモード
では、▲▼が高レベルから低レベルになることに
より、その時の列アドレスがラッチされるため、▲
▼が落ちる前にアドレスを変化させると、内部に設け
られたATD(アドレス トランスファ ディレクタ)回
路によりその変化を感知し低レベルから高レベルの1シ
ョットの信号を発生し、その時のDO/▲▼がいかな
い状態であっても節点N15,N18を共に低レベルとし、OE
が高レベルでも低レベルでも節点N17,N20を共に低レベ
ルとしてトランジスタQN5,QN6を共にオフ状態にする。
すなわち、データ出力回路を一度リセットする。このDR
STの1SHOTの間にDO/▲▼の決着がつくため、OEが高
レベルの状態であればDRSTが低レベルとなった時にその
時のDO/▲▼にしたがってDOUTが出力される。つま
り、DOが高レベル,▲▼が低レベルならば、N17が
低レベルから高レベルとなり、DOUTは高レベルが出力さ
れる。また、DO/▲▼はその逆ならばN20が低レベル
から高レベルとなり、DOUTは低レベルが出力される。こ
の時、DRST信号はOEが先に高レベルの時、出力データが
高レベルから低レベルへ、あるいは低レベルから高レベ
ルへというように変化した場合、その途中でトランジス
タQN5とQN6がともにオンして、正しいデータの出力が遅
れるのを防ぐためのものである。また、DOUT端子を電源
とGNDにそれぞれ抵抗を介して接続しておけば、出力が
一度Hi−Zに戻って出力されるため、見かけ上アクセス
が速くみえる。しかし、DOUT端子を単に容量を付けてお
くだけなどにしておくとDOUTはトランジスタQN5,QN6が
ともにオフ状態となってもHi−Z(中間電位)の状態に
戻らず、前サイクルあるいはOEが充分早く高レベルとな
った時は、前アドレスのデータを出力したままの状態と
なる。これが第4図で示したDOUTの波形である。As shown in FIG. 4, when the external signal ▼ (row address strobe) goes from high level to low level, the address taken in at that time becomes the selected row address, and then the column address for the row address is changed. The address is ready to be fetched. FIG. 4 is a time chart from this state. Here, when ▼ changes from the high level to the low level, OE changes from the low level to the high level. By this, depending on the state of the nodes N 15 and N 18 at that time, N
17, the state of the N 20 is determined. In the first page mode, when ▲ ▼ changes from high level to low level, the column address at that time is latched.
If the address is changed before ▼ falls, the change is sensed by the ATD (address transfer director) circuit provided inside and a one-shot signal from low level to high level is generated, and DO / ▲ ▼ at that time Nodes N 15 and N 18 are both low,
, The nodes N 17 and N 20 are both set to the low level to turn off both the transistors Q N5 and Q N6 .
That is, the data output circuit is reset once. This DR
Since DO / ▲ ▼ is settled during one SHOT of ST, if OE is at a high level, when DRST goes to a low level, DOUT is output according to DO / ▲ ▼ at that time. That, DO is high, ▲ ▼ is if low, N 17 turns from low level to high level, DOUT is high level is output. Further, DO / ▲ ▼ is N 20 turns from low level to high level, if the reverse, DOUT low level is outputted. At this time, when the output data changes from high level to low level or from low level to high level when OE is high level first, both transistors QN5 and QN6 It is for turning on and preventing the output of correct data from being delayed. In addition, if the DOUT terminal is connected to the power supply and the GND via a resistor, respectively, the output is returned to Hi-Z once and output, so that apparent access can be seen quickly. However, if the DOUT terminal is simply provided with a capacitor or the like, DOUT does not return to the Hi-Z (intermediate potential) state even when both the transistors Q N5 and Q N6 are turned off. Becomes high enough soon, the data of the previous address remains output. This is the waveform of DOUT shown in FIG.
尚、スタティック カラム モードでは▲▼に
よってアドレスをラッチしないだけであり、その他の基
本的な動作については変わりがない。In the static column mode, only the address is not latched by ▲ ▼, and there is no change in other basic operations.
上述したメモリDATA出力回路において、カラム系がス
タティックになっているときアドレスの切り換りからの
アクセスが設定されているが、DOUT単位が容量のみに接
続されている場合、前サイクルあるいは前アドレスの出
力データは保持されているので、アドレスの切換りによ
って出力データが高レベルから低レベルへ、あるいは低
レベルから高レベルへというように変化したとき、上述
した従来のデータ出力回路は、データの出力がそのまま
高レベルから低レベルへ、あるいは低レベルから高レベ
ルへというように変化するため、Hi−Z(中間電位)の
状態から高レベルあるいは低レベルと出力する時に比べ
遅くなるという欠点がある。In the memory DATA output circuit described above, access from address switching is set when the column system is static, but if the DOUT unit is connected only to the capacitance, Since the output data is held, when the output data changes from a high level to a low level or from a low level to a high level by switching the address, the above-described conventional data output circuit outputs the data. Changes from the high level to the low level or from the low level to the high level, so that there is a drawback that the output is slower than when outputting from the Hi-Z (intermediate potential) state to the high level or the low level.
本発明の目的は、かかるデータ出力にあたり高速アク
セスを可能とするメモリデータ出力回路を提供すること
にある。It is an object of the present invention to provide a memory data output circuit that enables high-speed access when outputting such data.
本発明のメモリデータ出力回路は、内部で発生させる
出力データに対し、アドレスの切換りに対して1ショッ
トで発生されるデータ出力リセット信号およびカラム
アドレス ストローブ信号に基く出力イネーブル信号を
組合わせて直列接続した複数の出力用トランジスタを制
御することにより、前記複数の出力用トランジスタの接
続点に接続した出力端子の電圧を制御するメモリデータ
出力回路において、前記出力端子に接続するとともに、
NOR回路,NAND回路および直列接続した複数の中間電位の
ためのトランジスタで形成した内部回路を有し、カラム
系がスタティックに動作可能状態であるとき、前記デー
タ出力リセット信号を用い、前記複数の出力用トランジ
スタを共にオフさせるとともに、前記データ出力リセッ
ト信号を用いて前記内部回路で直接出力データを一度中
間電位に戻してから正しいデータを出力させるように構
成される。According to the memory data output circuit of the present invention, a data output reset signal and a column generated in one shot in response to an address switch for output data generated internally.
A memory data output circuit that controls a voltage of an output terminal connected to a connection point of the plurality of output transistors by controlling a plurality of output transistors connected in series by combining an output enable signal based on an address strobe signal. , Connected to the output terminal,
An NOR circuit, a NAND circuit and an internal circuit formed of transistors for a plurality of intermediate potentials connected in series, and when the column system is in a statically operable state, the data output reset signal is used to output the plurality of outputs. In addition to turning off both transistors, the internal circuit directly returns output data to the intermediate potential once using the data output reset signal, and then outputs correct data.
次に、本発明の実施例について図面を参照して説明す
る。Next, embodiments of the present invention will be described with reference to the drawings.
第1図は本発明の一実施例を説明するためのメモリデ
ータの出力回路図である。FIG. 1 is an output circuit diagram of memory data for explaining an embodiment of the present invention.
第1図に示すように、NO1〜NO3はNOR回路、NA1〜NA5
はNAND回路、I1〜I6は反転回路、QN1〜QN4はNチャンネ
ルMOSFET、N1〜N14は節点、OEは外部信号▲▼に
よって内部発生される出力イネーブル信号、DRSTはデー
タ出力リセット信号、DO/▲▼は内部で増幅した出
力データ、DOUTはその外部出力データを表わす。As shown in FIG. 1, NO1 to NO3 are NOR circuits, and NA1 to NA5
NAND circuit, I 1 ~I 6 inverting circuit, Q N1 to Q N4 is N-channel MOSFET, and the output enable signal N 1 to N 14 is a node, OE is to be internally generated by the external signal ▲ ▼, DRST data output The reset signal, DO / ▲ ▼ represents output data amplified internally, and DOUT represents its external output data.
次に、第2図のタイムチャートを使ってメモリデータ
出力回路の動作を説明する。Next, the operation of the memory data output circuit will be described with reference to the time chart of FIG.
第2図に示すように、ADDは外部アドレスを表わす。
前述した従来例と同様▲▼が先に高レベルから低
レベルとなり、カラム系がスタティックに動作可能状態
になってからのタイムチャートである。▲▼が高
レベルから低レベルとなればOEが低レベルから高レベル
となり、データ出力可能状態となる。その前にアドレス
を変化させるとATD回路により低レベルから高レベルの1
SHOTのDRST信号がでる。ここで、OEとDRSTがともに高レ
ベルの間節点N3,N6はともに低レベル、すなわちQN1とQ
N2はともにオフ状態となる。この時、従来例の同様に、
DOUT端子に容量のみが接続されているという場合、DOUT
は前サイクルあるいは前アドレスの状態を保持している
が、OEとDRSTが共に高レベルであると、この時N7は低レ
ベルのためNO3,NA4がDOUTの電位に対してレシオ回路す
なわちDOUTの電位が中間電位以上であればN11が低レベ
ルとなる。従って、N14が高レベルとなってトランジス
タQN4をONとし、DOUTの電位を高レベルから低レベルに
する。逆に、DRSTが低レベルであれば、N8が高レベルに
なるので、N10が高レベルとなりトランジスタQN3がONと
なる。従って、DOUTの電位を低レベルから高レベルにし
ようとするので、DOUTの出力は高レベルでも低レベルで
も中間電位となる。次に、OEが高レベルのままでPRSTが
高レベルから低レベルとなると、N7は高レベルとなりN
10,N14共に低レベルとなり、トランジスタQN3,QN4はと
もにオフ状態となる。一方、DRSTが高レベルの間に正し
いDO/▲▼の決着がついているため、DRSTが低レベ
ルとなれば、その時のDOが高レベル,▲▼が低レベ
ルであればN3が低レベルから高レベルとなりトランジス
タQN1がオンし、DOUTは中間電位から高レベルとなる。
逆に、DOが低レベル,▲▼が高レベルであれば、N
16が低レベルから高レベルとなり、DOUTは中間電位から
低レベルとなる。従って、前サイクルあるいは前アドレ
スのDATAが高レベルであれば低レベルであれ、DOUTの出
力を内部回路を使って一度中間電位に戻してから本来の
データを出力するため、従来例に較べ高速なアクセスが
可能となる。As shown in FIG. 2, ADD represents an external address.
In the same manner as in the conventional example described above, ▼ is a time chart from when the column level is first changed from the high level to the low level and the column system is statically operable. When ▲ ▼ changes from a high level to a low level, OE changes from a low level to a high level, and data output is enabled. If the address is changed before that, the ATD circuit changes the low to high level 1
DOT signal of SHOT is output. Here, while OE and DRST are both high, nodes N 3 and N 6 are both low, that is, Q N1 and Q N
Both N2 are turned off. At this time, like the conventional example,
If only the capacitance is connected to the DOUT pin,
While holding the state of the previous cycle or previous address and OE and DRST are both at a high level, in this case N 7 is the ratio circuit or DOUT respect NO3, NA4 is DOUT potential for low-level if potential than the intermediate potential N 11 becomes the low level. Thus, the transistor Q N4 and ON N 14 becomes the high level, the potential of DOUT from the high level to the low level. Conversely, if DRST is at a low level, since N 8 goes high, the transistor Q N3 becomes N 10 is the high level is turned ON. Therefore, since the potential of DOUT is to be changed from the low level to the high level, the output of DOUT becomes the intermediate potential regardless of the high level or the low level. Next, if PRST goes from high to low while OE remains high, N 7 goes high and N
10, N 14 both become low level, the transistor Q N3, Q N4 are both turned off. On the other hand, since the correct DO / ▲ ▼ is settled while DRST is high, if DRST goes low, DO at that time is high, and if ▲ ▼ is low, N 3 goes from low. transistor Q N1 becomes high level is turned on, DOUT is made from the intermediate potential to the high level.
Conversely, if DO is low and ▲ ▼ is high, N
16 goes from a low level to a high level, and DOUT goes from an intermediate potential to a low level. Therefore, if the data of the previous cycle or the previous address is at a high level and the data is at a low level, the output of DOUT is returned to the intermediate potential once by using an internal circuit and then the original data is output. Access becomes possible.
以上説明したように、本発明のメモリデータ出力回路
はDOUT端子に対する外部の回路がいかなる状態であって
も、また前サイクルあるいは前アドレスでの出力データ
が高レベルであれ低レベルであっても、DOUTの出力を一
度中間電位の状態に戻してから、本来のデータを出力す
ること、すなわち高レベルから低レベルあるいは低レベ
ルから高レベルというような大きな振幅変化をしないで
中間レベルをとるため、高速なアクセスができるという
効果がある。As described above, the memory data output circuit of the present invention can operate in any state of the circuit external to the DOUT terminal, regardless of whether the output data in the previous cycle or previous address is high or low. Returning the output of DOUT to the intermediate potential state once and then outputting the original data, that is, taking the intermediate level without a large amplitude change from high level to low level or low level to high level, There is an effect that can be accessed.
第1図は本発明の一実施例を説明するためのメモリデー
タの出力回路図、第2図は第1図に示すメモリデータの
出力回路の信号波形図、第3図は従来の一例を説明する
ためのメモリデータの出力回路図、第4図は第3図に示
す出力回路における信号波形図である。 NO1〜NO5……NOR回路、NA1〜NA7……NAND回路、I1〜I8
……反転回路、QN1〜QN6……NチャンネルMOSFET、N1〜
N20……節点、OE……出力イネーブル信号、DRST……デ
ータ出力回路リセット信号、DO/▲▼……内部増幅
したデータ出力信号、DOUT……出力データ。FIG. 1 is a circuit diagram of a memory data output circuit for explaining an embodiment of the present invention, FIG. 2 is a signal waveform diagram of the memory data output circuit shown in FIG. 1, and FIG. FIG. 4 is a signal waveform diagram in the output circuit shown in FIG. NO1~NO5 ...... NOR circuit, NA1~NA7 ...... NAND circuit, I 1 ~I 8
…… Inverting circuit, Q N1 to Q N6 …… N-channel MOSFET, N 1 to
N 20 … node, OE …… Output enable signal, DRST …… Data output circuit reset signal, DO / ▲ ▼ …………………………………………………………………………………………………………………………………………………………………………………………………………………………………………………………………………………………………………………………………………………………………………………………………………………………………………………………………………………………………………………………………………………………………………………………… ateded
Claims (1)
レスの切換りに対して1ショットで発生されるデータ出
力リセット信号およびカラム アドレス ストローブ信
号に基く出力イネーブル信号を組合わせて直列接続した
複数の出力用トランジスタを制御することにより、前記
複数の出力用トランジスタの接続点に接続した出力端子
の電圧を制御するメモリデータ出力回路において、前記
出力端子に接続するとともに、NOR回路,NAND回路および
直列接続した複数の中間電位のためのトランジスタで形
成した内部回路を有し、カラム系がスタティックに動作
可能状態であるとき、前記データ出力リセット信号を用
い、前記複数の出力用トランジスタを共にオフさせると
ともに、前記データ出力リセット信号を用いて前記内部
回路で直接出力データを一度中間電位に戻してから正し
いデータを出力させることを特徴とするメモリデータ出
力回路。A plurality of serially connected output data generated internally in combination with a data output reset signal generated in one shot for address switching and an output enable signal based on a column address strobe signal. In a memory data output circuit that controls a voltage of an output terminal connected to a connection point of the plurality of output transistors by controlling the output transistor, the memory data output circuit is connected to the output terminal, and a NOR circuit, a NAND circuit, and a series connection Having an internal circuit formed of transistors for a plurality of intermediate potentials, when the column system is in a statically operable state, using the data output reset signal, and turning off the plurality of output transistors together, Output data directly in the internal circuit using the data output reset signal A memory data output circuit for outputting correct data after returning to an intermediate potential once.
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP63258432A JP2754603B2 (en) | 1988-10-14 | 1988-10-14 | Memory data output circuit |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP63258432A JP2754603B2 (en) | 1988-10-14 | 1988-10-14 | Memory data output circuit |
Publications (2)
Publication Number | Publication Date |
---|---|
JPH02105386A JPH02105386A (en) | 1990-04-17 |
JP2754603B2 true JP2754603B2 (en) | 1998-05-20 |
Family
ID=17320131
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP63258432A Expired - Lifetime JP2754603B2 (en) | 1988-10-14 | 1988-10-14 | Memory data output circuit |
Country Status (1)
Country | Link |
---|---|
JP (1) | JP2754603B2 (en) |
Family Cites Families (5)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS59181828A (en) * | 1983-03-31 | 1984-10-16 | Toshiba Corp | Output buffer circuit of semiconductor element |
JPS59181829A (en) * | 1983-03-31 | 1984-10-16 | Toshiba Corp | Output buffer circuit of semiconductor element |
JPS6050795A (en) * | 1983-08-31 | 1985-03-20 | Hitachi Micro Comput Eng Ltd | Semiconductor integrated circuit |
JPS6295792A (en) * | 1985-10-21 | 1987-05-02 | Nec Ic Microcomput Syst Ltd | Memory circuit |
JPS62214583A (en) * | 1986-03-14 | 1987-09-21 | Sony Corp | Memory output circuit |
-
1988
- 1988-10-14 JP JP63258432A patent/JP2754603B2/en not_active Expired - Lifetime
Also Published As
Publication number | Publication date |
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JPH02105386A (en) | 1990-04-17 |
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