JP2753018B2 - Method for manufacturing thin film transistor - Google Patents
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- Thin Film Transistor (AREA)
Description
【発明の詳細な説明】 産業上の利用分野 本発明は、半導体工業における半導体素子製造方法に
関するものであり、特に薄膜トランジスターの製造方法
において、ソース・ドレイン部形成に関するものであ
る。Description: BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a method for manufacturing a semiconductor device in the semiconductor industry, and more particularly, to a method for manufacturing a thin film transistor, in which a source / drain portion is formed.
従来の技術 従来の薄膜トランジスターの製造を第４図に示す。第
４図において、401は石英・ガラス等の基体、402はゲー
ト電極金属、403はゲート絶縁膜、404は非晶質シリコン
薄膜、405は保護絶縁膜、406はｎ型の低抵抗非晶質シリ
コン膜のドーピング層である。2. Description of the Related Art FIG. 4 shows a conventional method for manufacturing a thin film transistor. In FIG. 4, reference numeral 401 denotes a substrate made of quartz or glass, 402 denotes a gate electrode metal, 403 denotes a gate insulating film, 404 denotes an amorphous silicon thin film, 405 denotes a protective insulating film, and 406 denotes an n-type low-resistance amorphous. This is a doping layer of a silicon film.
第４図に示すように非晶質シリコンを用いた薄膜トラ
ンジスターの製造においては、ガラスなどの基体401上
にゲート電極402を形成し、ゲート絶縁膜403,非晶質シ
リコン薄膜404,保護層405を堆積した後に（ａ）、保護
層405がマスクとなるようにエッチングし、ｎ型の低抵
抗非晶質シリコン膜406を堆積し（ｂ）、ソース・ドレ
イン部を形成するという方法が用いられていた。As shown in FIG. 4, in the production of a thin film transistor using amorphous silicon, a gate electrode 402 is formed on a substrate 401 such as glass, and a gate insulating film 403, an amorphous silicon thin film 404, and a protective layer 405 are formed. (A), etching is performed so that the protective layer 405 serves as a mask, an n-type low-resistance amorphous silicon film 406 is deposited (b), and a source / drain portion is formed. I was
またイオンの質量分離を行ったイオン注入により、ほ
う素（Ｂ）・リン（Ｐ）・砒素（As）などの不純物元素
のみからなるイオンを半導体薄膜に打ち込み、ドーピン
グ層を形成し、ソース・ドレイン部を形成する方法が用
いられていた。例えば非晶質シリコンの場合、打ち込み
時に300℃程度に加熱したり［米国特許4169740号］、或
は多結晶シリコンの場合打ち込み後の900℃程度の熱処
理を行うことによって、ドーピング層を形成するという
方法が用いられていた。In addition, ions consisting only of impurity elements such as boron (B), phosphorus (P), and arsenic (As) are implanted into the semiconductor thin film by ion implantation in which ions are separated by mass to form a doping layer, and a source / drain is formed. A method of forming a part has been used. For example, in the case of amorphous silicon, a doping layer is formed by heating to about 300 ° C. at the time of implantation [US Pat. No. 4,169,740], or by performing a heat treatment at about 900 ° C. after implantation in the case of polycrystalline silicon. The method was used.
さらに、Ｂ・Ｐ・Asなどの不純物元素、及び水素のイ
オンを質量分離せずにドーピングし、ソース・ドレイン
部を形成するために、水素希釈のドーピングガスを放電
分解し、生成したイオンを打ち込むという方法［A.Yosh
ida,K.Setsune,T.Hirao:アィ イイイ エレクトロン
デバイス レター（IEEE Electron Device Letter）,ED
L−９（1988）p.90］が、用いられていた。In addition, impurity elements such as B, P, As, and hydrogen ions are doped without mass separation, and in order to form source / drain portions, a doping gas diluted with hydrogen is subjected to discharge decomposition and the generated ions are implanted. [A.Yosh
ida, K.Setsune, T.Hirao: Iii Electron
Device Letter (IEEE Electron Device Letter), ED
L-9 (1988) p.90] has been used.
発明が解決しようとする課題 従来の薄膜トランジスターの製造方法において、ｎ型
の低抵抗非晶質シリコン膜を堆積し、ソース・ドレイン
部を形成する方法は、ソース・ドレイン領域以外に堆積
されたｎ型の低抵抗非晶質シリコン膜を除去しなければ
ならず、工程が増えるという課題、及び除去のためのエ
ッチングの終点制御が困難であり、ｎ型の低抵抗非晶質
シリコン膜のオーバーエッチングや、エッチング不足等
が発生し、歩留まりを下げるという課題があった。ま
た、この方法では、低抵抗非晶質シリコン膜とチャンネ
ル（電子の通り道）との間に非晶質シリコン膜の膜厚分
の距離があり、直列抵抗が大きくなるという課題があ
る。さらに、ｐ型の薄膜トランジスターが製造できない
という課題があった。SUMMARY OF THE INVENTION In the conventional method of manufacturing a thin film transistor, a method of depositing an n-type low-resistance amorphous silicon film and forming a source / drain portion is based on a method of depositing n in a region other than the source / drain region. It is necessary to remove the n-type low-resistance amorphous silicon film because it is necessary to remove the n-type low-resistance amorphous silicon film, and it is difficult to control the end point of the etching for the removal. In addition, there was a problem that the yield was lowered due to insufficient etching or the like. In addition, this method has a problem that the distance between the low-resistance amorphous silicon film and the channel (path of electrons) corresponds to the thickness of the amorphous silicon film, and the series resistance increases. Further, there is a problem that a p-type thin film transistor cannot be manufactured.
イオンの質量分離を行ったイオン注入により、Ｂ（ほ
う素）・Ｐ（リン）・As（砒素）などの不純物元素のみ
からなるイオンを打ち込み、その後の900℃程度の熱処
理によって打ち込んだ不純物を活性化し、ソース・ドレ
イン部を形成するという方法は、以下のような課題があ
る。まずイオンの質量分離を行ったイオン注入を行なう
ことから、装置が複雑で高価なものとなり、製造コスト
が高いものとなるという課題があった。また、この方式
のイオン注入では、イオンをビーム状に絞ることから、
大面積処理が困難であるという課題があった。Implantation of ions consisting only of impurity elements such as B (boron), P (phosphorus), and As (arsenic) is performed by ion implantation with mass separation of ions, and the impurities implanted by the subsequent heat treatment at about 900 ° C. are activated. The method of forming the source / drain portion by the following method has the following problems. First, since ion implantation is performed by performing mass separation of ions, there has been a problem that the apparatus is complicated and expensive, and the manufacturing cost is high. In this type of ion implantation, the ions are narrowed down into a beam,
There is a problem that large-area processing is difficult.
さらに、水素希釈のドーピングガスを放電分解し、生
成したイオンを打ち込むという方法は、同時に水素イオ
ンや水素のラジカル（活性種）が大量に試料に照射・注
入されるため、薄膜トランジスターの半導体薄膜が化学
的にエッチングされ、歩留まりを下げるという課題や、
過剰の水素が半導体薄膜に入り非晶質シリコンなどの膜
の特性を変化させるという課題、作製した薄膜トランジ
スターの特性が劣化しやすくなるなどの課題があった。Furthermore, the method of discharging and decomposing the hydrogen-diluted doping gas and implanting the generated ions simultaneously irradiates and injects a large amount of hydrogen ions and radicals (active species) of hydrogen into the sample. The challenge of chemically etching and lowering the yield,
There are problems such as excessive hydrogen entering the semiconductor thin film and changing the characteristics of the film such as amorphous silicon, and the problem that the characteristics of the manufactured thin film transistor are easily deteriorated.
課題を解決するための手段 以上の課題を解決するために本発明に係る薄膜トラン
ジスターの製造方法は、基体上に形成された、ゲート電
極，ゲート絶縁膜，半導体薄膜，ソース・ドレイン電極
から少なくとも構成された薄膜トランジスターの製造に
おいて、ドーピングを行う不純物元素を含む気体とヘリ
ウム（He）との混合気体の放電分解によって生ずるイオ
ンを、前記半導体薄膜に打ち込み、前記ソース・ドレイ
ン電極の接触層を形成するという手段を用いる。Means for Solving the Problems To solve the above problems, a method of manufacturing a thin film transistor according to the present invention comprises at least a gate electrode, a gate insulating film, a semiconductor thin film, and a source / drain electrode formed on a base. In the manufacture of the thin film transistor, the ions generated by the discharge decomposition of a mixed gas of a gas containing an impurity element to be doped and helium (He) are implanted into the semiconductor thin film to form a contact layer between the source and drain electrodes. Is used.
すなわち本発明は、薄膜トランジスターの製造におい
て、ソース・ドレイン部の低抵抗層の形成のために、ド
ーピングを行う不純物元素を含む気体と、Heとの混合気
体を放電分解し、この放電分解によって生ずるイオン、
すなわちドーピングを行なう不純物元素を含むイオンと
ヘリウムイオンを、1keV以上に加速して同時に半導体薄
膜に打ち込むというものである。That is, the present invention discharge-decomposes a mixed gas of a gas containing an impurity element to be doped and He for the formation of a low-resistance layer in a source / drain portion in the manufacture of a thin film transistor, and is generated by this discharge decomposition. ion,
That is, ions containing an impurity element to be doped and helium ions are accelerated to 1 keV or more and simultaneously implanted into a semiconductor thin film.
作用 まず、Heを希釈ガスとして用いることにより、他の希
釈ガスと比較してドーピングンガスがよく分解され、不
純物元素を含むイオンの数が多くなり、ドーピングを効
率よう行なうことが可能となる。なおこのときに打ち込
まれるヘリウムイオンは、ドーピング層の電気抵抗を小
さくするように作用する。以上のことから実施例で述べ
るように、短時間処理で低抵抗ドーピング層が得られ
る。また、希釈ガスとしてHeを用いることにより、過剰
の水素イオンやラジカルが試料に照射・注入することが
ない。Operation First, by using He as the diluent gas, the doping gas is decomposed well compared to other diluent gases, the number of ions containing impurity elements increases, and doping can be performed efficiently. The helium ions implanted at this time act to reduce the electric resistance of the doping layer. As described above, a low-resistance doping layer can be obtained in a short time as described in Examples. Further, by using He as the diluent gas, excessive hydrogen ions and radicals are not irradiated and injected into the sample.
次に、1ekV以上に加速したイオンを用いることから、
ドーピングの深さと量を高精度に制御された低抵抗のド
ーピング層が形成できる。またこの様に形成されたドー
ピング層によって、薄膜トランジスタのチャンネル部と
ソース・ドレインが直結するため、直列抵抗がきわめて
少ない。Next, since ions accelerated to 1 ekV or more are used,
A low-resistance doping layer in which the depth and amount of doping are controlled with high precision can be formed. In addition, the channel portion of the thin film transistor is directly connected to the source / drain by the doping layer formed in this manner, so that the series resistance is extremely small.
さらに、ドーピングを行う不純物元素を含む気体と、
Heとの混合気体を放電分解し、この放電分解によって生
ずるイオンを限定せずに、一括して半導体薄膜へ打ち込
むことから、イオンの質量分離が不用であり、装置は簡
易なものとなる。そのため、第１図に示す装置を用いる
ことによって、大面積に対するドーピングが可能であ
り、薄膜トランジスターの製造の生産性が向上する。A gas containing an impurity element to be doped;
Since a gas mixture with He is subjected to discharge decomposition and the ions generated by the discharge decomposition are simultaneously implanted into the semiconductor thin film without limitation, mass separation of ions is unnecessary, and the apparatus is simplified. Therefore, by using the apparatus shown in FIG. 1, doping over a large area is possible, and the productivity of the manufacturing of the thin film transistor is improved.
実施例 以下図面を用いて本発明についてさらに詳しく説明す
る。Examples Hereinafter, the present invention will be described in more detail with reference to the drawings.
第１図は、本発明に係る薄膜トランジスターの製造方
法を実施するプラズマ処理装置の概略構成図である。ガ
スボンベ105−Ａのジボラン（B2H6），ホスフィン（P
H3），五弗化りん（PF5），三弗化ほう素（BF3），アル
シン（AsH3）等の純ガスのうち一種類からなるドーピン
グガス、及びガスボンベ105−ＢのHeの混合ガスを、放
電室102へガス導入管103から導入する。この混合ガス
を、高周波電極107によって供給する高周波電力、及び
電磁石108によって供給される磁場を用いて放電分解す
る。この場合、磁場は放電を高励磁にするために印加す
るのであり、必要な処理、注入量によっては磁場を用い
なくても良い。そして第１の電極110,第２の電極111に
印加される直流電圧によって、放電分解により生じた高
励起のプラズマ109中のイオン115を加速し、試料室102
内の基板台116上の試料117に注入・ドーピングを行う。
なお発明者らは、このような装置（基板室内の基板台の
直径＝32cm）を用いて、９枚の３インチシリコンウェー
ハーに一括して不純物のドーピングを行ったところ、シ
ート抵抗で測定したドーピングの均一性が±３％と、大
面積に対する均一なドーピング及びプラズマ距離が行え
ることを実験により確認している。FIG. 1 is a schematic configuration diagram of a plasma processing apparatus for performing a method of manufacturing a thin film transistor according to the present invention. Diborane (B 2 H 6 ) and phosphine (P
Mixing of doping gas consisting of one of pure gases such as H 3 ), phosphorus pentafluoride (PF 5 ), boron trifluoride (BF 3 ), arsine (AsH 3 ), and He in gas cylinder 105-B Gas is introduced into the discharge chamber 102 from the gas introduction tube 103. This mixed gas is subjected to discharge decomposition using high-frequency power supplied by the high-frequency electrode 107 and a magnetic field supplied by the electromagnet. In this case, a magnetic field is applied to make the discharge highly excited, and the magnetic field may not be used depending on the required processing and the amount of injection. Then, the DC voltage applied to the first electrode 110 and the second electrode 111 accelerates the ions 115 in the highly excited plasma 109 generated by the discharge decomposition, and
The sample 117 on the substrate stand 116 is implanted and doped.
The present inventors performed doping of impurities on nine 3-inch silicon wafers at once using such an apparatus (the diameter of the substrate table in the substrate chamber = 32 cm). It has been confirmed by experiments that the uniform doping and plasma distance over a large area can be performed with a uniformity of ± 3%.
第２図は、本発明に係る薄膜トランジスターの製造方
法において、ソース・ドレイン部の形成のために形成し
た、非晶質シリコンのドーピング層の電気伝導度を示し
ている。装置として第１図の装置を用い、加速電圧は6k
eV,イオン電流密度は16μA/cm2としている。イオンを用
いていることから、ドーピング量はイオン電流密度と照
射時間の設定でを制御でき、さらに深さは加速電圧で制
御できる。第２図においてＡの領域は、５％B2H6を用い
て形成したｐ型ドーピング層、Ｃの領域は５％PH3を用
いて形成したｎ型ドーピング層、Ｂの領域はドーピング
前の非晶質シリコン薄膜である。第２図に示すように、
約１分程度のドーピングによって、電気伝導率は106倍
に高くなることを発明者らは発見した。本実施例では、
加速電圧を6kVとしているが、加速電圧は薄膜トランジ
スターの非晶質シリコン膜の厚さ（10nm〜200nm）に応
じて設定され、その範囲としては3kV〜30kVの範囲が好
ましい。また多結晶シリコン膜の場合には200kV以下と
することが、トランジスタの構成や実現し得る装置構成
から鑑みて好ましい。第１図は、本発明に係る薄膜トラ
ンジスターの製造方法の他の実施例の概略構成図であ
る。ガラス等の基体301上にゲート電極となるCrなどの
金属薄膜302を堆積・蝕刻して形成した後に、ゲート絶
縁膜となるシリコン窒化膜303、能動層となる非晶質シ
リコン薄膜304、保護膜となるシリコン窒化膜305を、プ
ラズマCVD法により連続形成し（ａ）、第４図の場合よ
うに膜305を選択的に蝕刻する。半導体層を多結晶シリ
コンとする場合には、ゲート絶縁膜として酸化シリコン
膜等を用いる。この後にシリコン窒化膜305をマスクと
し、例えばPH3とHeの混合ガスの放電分解により発生す
るイオン306,307を質量分離せずに打ち込んでドーピン
グし（ｂ）、ｎ型のドーピング層308を形成する
（ｃ）。この場合窒化シリコン膜305の電気伝導率を上
げないため、ｎ型の低抵抗非晶質シリコン膜を堆積し、
ソース・ドレイン部を形成する方法を用いる場合（第４
図）のような、エッチング処理が不要である。なお注入
損傷の低減やドーピング元素の活性化を促進するため
に、イオンの照射時、あるいはイオンの照射後に試料の
加熱を行うことが好ましい。以上のようにして作製した
薄膜トランジスターは、チャンネル部とソース・ドレイ
ンが直結しているため、直列抵抗がきわめて少ない。FIG. 2 shows the electric conductivity of an amorphous silicon doping layer formed for forming a source / drain portion in the method for manufacturing a thin film transistor according to the present invention. The device shown in Fig. 1 was used as the device, and the acceleration voltage was 6k.
eV and the ion current density are 16 μA / cm 2 . Since ions are used, the doping amount can be controlled by setting the ion current density and the irradiation time, and the depth can be controlled by the acceleration voltage. In FIG. 2, a region A is a p-type doping layer formed using 5% B 2 H 6 , a region C is an n-type doping layer formed using 5% PH 3, and a region B is a region before doping. It is an amorphous silicon thin film. As shown in FIG.
The inventors have discovered that doping for about one minute increases electrical conductivity by a factor of 10 6 . In this embodiment,
Although the acceleration voltage is set to 6 kV, the acceleration voltage is set according to the thickness (10 nm to 200 nm) of the amorphous silicon film of the thin film transistor, and the range is preferably 3 kV to 30 kV. In the case of a polycrystalline silicon film, the voltage is preferably set to 200 kV or less in view of the structure of the transistor and the feasible device structure. FIG. 1 is a schematic structural view of another embodiment of the method for manufacturing a thin film transistor according to the present invention. After depositing and etching a metal thin film 302 such as Cr serving as a gate electrode on a substrate 301 such as glass, a silicon nitride film 303 serving as a gate insulating film, an amorphous silicon thin film 304 serving as an active layer, and a protective film A silicon nitride film 305 to be formed is continuously formed by a plasma CVD method (a), and the film 305 is selectively etched as shown in FIG. When the semiconductor layer is made of polycrystalline silicon, a silicon oxide film or the like is used as a gate insulating film. Thereafter, using the silicon nitride film 305 as a mask, ions 306 and 307 generated by, for example, discharge decomposition of a mixed gas of PH 3 and He are implanted without mass separation and are doped (b) to form an n-type doping layer 308 ( c). In this case, in order not to increase the electrical conductivity of the silicon nitride film 305, an n-type low-resistance amorphous silicon film is deposited,
When using a method of forming source / drain portions (fourth
An etching process as shown in FIG. Note that it is preferable to heat the sample at the time of ion irradiation or after the ion irradiation in order to reduce implantation damage and promote doping element activation. The thin film transistor manufactured as described above has a very small series resistance because the channel portion is directly connected to the source / drain.
発明の効果 本発明により得られる効果は、以下のようにまとめら
れる。Effects of the Invention The effects obtained by the present invention are summarized as follows.
まず、Heを希釈ガスとして用いることにより、他の希
釈ガスと比較してドーピングガスがよく分解され、不純
物元素を含むイオンの数が多くなり、ドーピングを効率
よく行なうことが可能となる。このことから、短時間処
理で低抵抗ドーピング層が得られ、薄膜トランジスター
製造の生産性が向上する。また、希釈ガスとしてHeを用
いることにより、過剰の水素イオンやラジカルが試料に
照射・注入することがないため、半導体薄膜のエッチン
グや半導体薄膜特に非晶質シリコン膜の特性の変化が少
なくなり、薄膜トランジスターの歩留まりを向上すると
ともに、特性の劣化が少ない優れた薄膜トランジスター
の作製が可能となる。First, by using He as the diluent gas, the doping gas is decomposed well as compared with other diluent gases, the number of ions containing impurity elements increases, and doping can be performed efficiently. Accordingly, a low resistance doping layer can be obtained in a short time, and the productivity of the thin film transistor production is improved. In addition, by using He as a diluent gas, excess hydrogen ions and radicals are not irradiated and injected into the sample, so that the etching of the semiconductor thin film and the change in the characteristics of the semiconductor thin film, particularly the amorphous silicon film, are reduced, It is possible to improve the yield of the thin film transistor and to manufacture an excellent thin film transistor with less deterioration in characteristics.
次に、1keV以上に加速したイオンを用いることから、
ドーピングの深さと量を高精度に制御された低抵抗のド
ーピング層が形成できる。またこの様に形成されたドー
ピング層によって、薄膜トランジスタのチャンネル部と
ソース・ドレインが直結するため、直列抵抗がきわめて
少ない。そしてｎ型の低抵抗非晶質シリコン膜を堆積
し、ソース・ドレイン部を形成する方法を用いる場合の
ような、エッチング処理が不要であるため、工程が少な
くなり、歩留まりが向上する。また、非晶質シリコン膜
に低抵抗のｐ型ドーピング層が形成できるため、ｐ型の
薄膜トランジスタの作製が可能となる。Next, since ions accelerated to 1 keV or more are used,
A low-resistance doping layer in which the depth and amount of doping are controlled with high precision can be formed. In addition, the channel portion of the thin film transistor is directly connected to the source / drain by the doping layer formed in this manner, so that the series resistance is extremely small. Since an etching process is not required as in the case where an n-type low-resistance amorphous silicon film is deposited and a source / drain portion is formed, the number of steps is reduced and the yield is improved. Further, since a low-resistance p-type doping layer can be formed in the amorphous silicon film, a p-type thin film transistor can be manufactured.
さらに、ドーピングを行う不純物元素を含む気体と、
Heとの混合気体を放電分解し、この放電分解によって生
ずるイオンを限定せずに、一括して半導体薄膜へ打ち込
むことにより、薄膜トランジスターのソース・ドレイン
部を形成することから、イオンの質量分離が不用とな
る。そのため装置は簡易なもので、しかも大面積処理が
容易となることから、大面積の薄膜トランジスターアレ
イの製造コストが低くなる。A gas containing an impurity element to be doped;
The gas mixture with He is discharged and decomposed, and the ions generated by this discharge decomposition are not limited, but are implanted into the semiconductor thin film collectively to form the source / drain portion of the thin film transistor. Become useless. Therefore, since the apparatus is simple and large-area processing is easy, the manufacturing cost of a large-area thin film transistor array is reduced.
第１図は本発明に係る薄膜トランジスターの製造方法を
実施するプラズマ処理装置の概略構成図、第２図は本発
明の実施例の薄膜トランジスターの製造方法を用いて形
成したソース・ドレイン部の電気伝導率とイオン照射時
間の関係を示した図、第３図は本発明に係る薄膜トラン
ジスターの製造方法の製造工程断面図、第４図は従来の
薄膜トランジスターの製造工程断面図である。 101……放電室、102……基板室、103……ガス導入管、1
04−A,104−Ｂ……流量制御装置、105−Ａ……ドーピン
グガスのガスボンベ、105−Ｂ……ヘリウムガスのガス
ボンベ、106……高周波電源、107……高周波電極、108
……電磁石、109……プラズマ、110……第１の電極、11
1……第２の電極、113……直流電源、114……絶縁フラ
ンジ、115……イオン流、116……基板台、117……半導
体などの試料、118……電流計、119……ガス排出管、12
0……ヒーター、301……ガラス等の基体、302……Crな
どの金属薄膜（ゲート電極）、303……窒化シリコン薄
膜（ゲート絶縁膜）、304……非晶質シリコン薄膜（能
動層）、305……窒化シリコン薄膜（保護絶縁膜）、306
……ドーピングガスからのイオン、307……ヘリウムイ
オン、308……ドーピング層。FIG. 1 is a schematic configuration diagram of a plasma processing apparatus for carrying out a method of manufacturing a thin film transistor according to the present invention, and FIG. 2 is a diagram showing electric power of a source / drain portion formed by using the method of manufacturing a thin film transistor of the embodiment of the present invention. FIG. 3 is a sectional view showing a manufacturing process of a method for manufacturing a thin film transistor according to the present invention, and FIG. 4 is a sectional view showing a manufacturing process of a conventional thin film transistor. 101: discharge chamber, 102: substrate chamber, 103: gas inlet tube, 1
04-A, 104-B ... Flow control device, 105-A ... Gas cylinder of doping gas, 105-B ... Gas cylinder of helium gas, 106 ... High frequency power supply, 107 ... High frequency electrode, 108
... electromagnet, 109 ... plasma, 110 ... first electrode, 11
1... 2nd electrode, 113... DC power supply, 114... Insulating flange, 115... Ion flow, 116... Substrate board, 117... Sample such as semiconductor, 118... Ammeter, 119. Discharge pipe, 12
0: heater, 301: base such as glass, 302: metal thin film (gate electrode) such as Cr, 303: silicon nitride thin film (gate insulating film), 304: amorphous silicon thin film (active layer) , 305 ... Silicon nitride thin film (protective insulating film), 306
…… ions from doping gas, 307… helium ions, 308 …… doping layer.
───────────────────────────────────────────────────── フロントページの続き (56)参考文献 特開 昭63−194326（ＪＰ，Ａ) 特開 昭62−205664（ＪＰ，Ａ) 特開 昭63−299327（ＪＰ，Ａ) 特開 昭63−304622（ＪＰ，Ａ) 特開 昭62−20306（ＪＰ，Ａ) 特開 昭48−2553（ＪＰ，Ａ) ──────────────────────────────────────────────────続 き Continuation of the front page (56) References JP-A-63-194326 (JP, A) JP-A-62-205664 (JP, A) JP-A-63-299327 (JP, A) JP-A-63-194327 304622 (JP, A) JP-A-62-20306 (JP, A) JP-A-48-2553 (JP, A)
Claims (2)
絶縁膜，半導体薄膜，ソース・ドレイン電極から少なく
とも構成された薄膜トランジスターの製造において、ド
ーピングを行う不純物元素を含む気体とヘリウムとの混
合気体を放電分解し、生成したイオンを1keV以上に加速
し前記半導体薄膜に打ち込み、前記ソース・ドレイン部
を形成することを特徴とする薄膜トランジスターの製造
方法。In the manufacture of a thin film transistor formed on a substrate and comprising at least a gate electrode, a gate insulating film, a semiconductor thin film, and a source / drain electrode, a gas containing an impurity element to be doped is mixed with helium. A method for manufacturing a thin film transistor, wherein a gas is discharged and decomposed, generated ions are accelerated to 1 keV or more, and are implanted into the semiconductor thin film to form the source / drain portions.
結晶シリコンを用いることを特徴とする請求項１記載の
薄膜トランジスターの製造方法。2. The method according to claim 1, wherein amorphous silicon or polycrystalline silicon is used as the semiconductor thin film.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2140489A JP2753018B2 (en) | 1989-01-31 | 1989-01-31 | Method for manufacturing thin film transistor |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2140489A JP2753018B2 (en) | 1989-01-31 | 1989-01-31 | Method for manufacturing thin film transistor |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH02202028A JPH02202028A (en) | 1990-08-10 |
| JP2753018B2 true JP2753018B2 (en) | 1998-05-18 |
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ID=12054112
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Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2753018B2 (en) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6323071B1 (en) | 1992-12-04 | 2001-11-27 | Semiconductor Energy Laboratory Co., Ltd. | Method for forming a semiconductor device |
| US5403762A (en) | 1993-06-30 | 1995-04-04 | Semiconductor Energy Laboratory Co., Ltd. | Method of fabricating a TFT |
-
1989
- 1989-01-31 JP JP2140489A patent/JP2753018B2/en not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
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| JPH02202028A (en) | 1990-08-10 |
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