JP2746500B2 - MOS transistor - Google Patents
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Description
【０００１】[0001]
【産業上の利用分野】この発明は、ＭＯＳトランジスタ
に関する。さらに詳しくは、ポリＳｉＴＦＴ、ＳＯＩ及
びバルクＳｉのＭＯＳトランジスタに使用でき、こと
に、大画面液晶表示装置、高集積スタティックランダム
アクセスメモリ装置への適用が可能である。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a MOS transistor. More specifically, it can be used for poly-Si TFTs, SOI and bulk Si MOS transistors, and is particularly applicable to large-screen liquid crystal display devices and highly integrated static random access memory devices.
【０００２】[0002]
【従来の技術】ＭＯＳトランジスタは、例えば液晶表示
装置用の大形ＬＳＩやスタティックランダムアクセスメ
モリ装置（ＳＲＡＭｓ）にポリＳｉＴＦＴとして広く用
いられている。次にポリＳｉＴＦＴについて述べると、
これらのデバイスは、主に気相堆積法によって形成され
た多結晶シリコン（ポリＳｉ）薄膜から構成されてい
る。それ故に、その膜中には結晶欠陥が高密度に存在す
る。その結果として、ＰＮ接合のリーク電流は、単結晶
Ｓｉ膜において観察されるよりもポリＳｉ膜において観
察される方が著しく大きくなる。2. Description of the Related Art MOS transistors are widely used as poly-Si TFTs in, for example, large LSIs for liquid crystal display devices and static random access memory devices (SRAMs). Next, regarding the poly-Si TFT,
These devices are mainly composed of a polycrystalline silicon (poly Si) thin film formed by a vapor deposition method. Therefore, crystal defects exist at a high density in the film. As a result, the leakage current of the PN junction is significantly larger in the poly-Si film than in the single-crystal Si film.
【０００３】ポリＳｉ ＭＯＳ−ＴＦＴの展型的な構造
とドレイン電流−ゲート電圧特性（Ｉd −Ｖgs）は、図
３（ａ）〜（ｃ）に示す。ただし、Ｓはソース、Ｇはゲ
ート、Ｄはドレインである。このオフ電流（ＩOFF ）
は、ドレイン−ソース電圧がわずかしか無い状態（Ｖ ds
＝Ｖdd）でゲート電圧が０（Ｖgs＝０）で観察されるド
レイン電流として定義される。[0003] Developing structure of poly-Si MOS-TFT
And drain current-gate voltage characteristics (Id-Vgs) Is the figure
3 (a) to 3 (c). Where S is the source and G is the game
And D is a drain. This off current (IOFF)
Means that there is only a small drain-source voltage (V ds
= Vdd) And the gate voltage is 0 (Vgs= 0)
Defined as rain current.
【０００４】オフ電流、すなわちリーク電流は、ドレイ
ン空乏領域におけるトラップによってひき起こされるキ
ャリヤ発生から生じる。更に、ポリＳｉ又は結晶欠陥を
高いレベルで有する半導体膜において、このキャリヤ発
生はドレイン−ゲート電場に隣接する空乏領域において
高められる。電池駆動の高集積ＳＲＡＭｓ（１メガビッ
ト超）においては、全待機状態電流１μＡｍｐが条件指
定されているが、この時ポリＳｉ ＰＭＯＳ−ＴＦＴ負
荷のオフ電流が０．１ｐＡｍｐ／ｃｅｌｌ以下であるこ
とが要求されている。この要求を満たすために、より大
きな結晶粒径（約１μｍ）を有する膜の形成を可能にす
る結晶成長法によって膜の品質向上が試みられてきてい
る。[0004] The off current, ie, the leakage current, results from carrier generation caused by traps in the drain depletion region. Furthermore, in semiconductor films with high levels of poly-Si or crystal defects, this carrier generation is enhanced in the depletion region adjacent to the drain-gate electric field. In battery-driven highly integrated SRAMs (more than 1 megabit), the condition of a total standby state current of 1 μAmp is specified. Have been. In order to satisfy this requirement, attempts have been made to improve the quality of the film by a crystal growth method that enables formation of a film having a larger crystal grain size (about 1 μm).
【０００５】オフ電流を減少させるもう１つの試みは、
ドレイン−オフセット構造の応用である。ソースとドレ
インとのオフセットを有するＬＤＤ(Lightly Doped Dra
in)構造は、オフ電流減少への適用のため提案されてい
る。[0005] Another attempt to reduce off-current is:
This is an application of a drain-offset structure. LDD (Lightly Doped Dra with offset between source and drain)
in) Structures have been proposed for application to off-current reduction.
【０００６】[0006]
【発明が解決しようとする課題】上記、大きな結晶粒径
（約１μｍ）を有するポリＳｉ膜を形成する方法は、リ
ーク電流を十分に下げることができないという問題があ
る。またドレイン−オフセット構造を応用する方法は、
大きな寄生抵抗を生じドレインオン電流を低下させると
いう問題がある。The method of forming a poly-Si film having a large crystal grain size (about 1 μm) has a problem that the leak current cannot be sufficiently reduced. The method of applying the drain-offset structure is as follows.
There is a problem that a large parasitic resistance occurs and the drain-on current is reduced.
【０００７】この発明は、上記問題を解決するためにな
されたものであって、ドレインオン電流を低下させるこ
となくリーク電流を十分に下げることのできるＭＯＳト
ランジスタを提供しようとするものである。SUMMARY OF THE INVENTION The present invention has been made to solve the above problem, and an object of the present invention is to provide a MOS transistor capable of sufficiently reducing a leak current without lowering a drain-on current.
【０００８】[0008]
【課題を解決するための手段】この発明によれば、少く
とも表面がシリコンの基板中にソース、チャネル及びド
レインがそれぞれＰＮ接合を形成して配置され、上記シ
リコン基板のドレインからＰＮ接合を介してチャネルへ
張出した領域に、ドレイン上に開孔部を有する絶縁膜を
介してシールド電極層が配置され、上記シリコン基板の
チャネル上からシールド電極層上にわたって絶縁膜を介
してゲート電極層が配設されてなるＭＯＳトランジスタ
が提供される。According to the present invention, at least a source, a channel and a drain are formed in a silicon substrate with a PN junction formed therein, and the PN junction is formed from the drain of the silicon substrate via the PN junction. A shield electrode layer is disposed in a region extending to the channel through an insulating film having an opening on the drain, and a gate electrode layer is disposed via an insulating film over the channel and the shield electrode layer of the silicon substrate. The provided MOS transistor is provided.
【０００９】この発明においては、少くとも表面がシリ
コンの基板中にソース、チャネル及びドレインがそれぞ
れＰＮ接合を形成して配置される。上記基板は、少くと
も表面がシリコンであればよく、例えばＳｉウェハ、表
面にポリＳｉ薄膜が形成された基板等を用いることがで
きる。上記シリコン基板は、ＭＯＳトランジスタの基体
を構成するためものである。表面にポリＳｉ薄膜が形成
された基板の場合について述べると、このポリＳｉ薄膜
は、所定のパターンを有し、通常２００〜２０００Åの
膜厚である。この中には、ソース、チャネル及びドレイ
ンがそれぞれＰＮ接合を形成して配置されている。In the present invention, a source, a channel, and a drain are formed in a substrate having at least a surface of silicon so as to form a PN junction. As the substrate, at least the surface needs to be silicon, and for example, a Si wafer, a substrate having a poly-Si thin film formed on the surface, or the like can be used. The silicon substrate is to constitute a base of the MOS transistor. In the case of a substrate having a poly-Si thin film formed on the surface, the poly-Si thin film has a predetermined pattern and usually has a thickness of 200 to 2000 °. In this, a source, a channel, and a drain are arranged so as to form a PN junction.
【００１０】ソース側のＰＮ接合は、ゲート電極と自己
整合して形成される。ドレイン側のＰＮ接合は、シール
ド電極との結合窓を通してドーパントイオン注入によっ
て形成するか又はシールド電極からのドーパントの拡散
によって形成される。この発明においては、上記シリコ
ン基板のドレインからＰＮ接合を介してチャネルへ張出
した領域にドレイン上に開孔部を有する絶縁膜を介して
シールド電極層が配置される。The source-side PN junction is formed in self-alignment with the gate electrode. The drain-side PN junction is formed by dopant ion implantation through a coupling window with the shield electrode or by diffusion of dopant from the shield electrode. In the present invention, a shield electrode layer is disposed in a region of the silicon substrate extending from the drain to the channel via the PN junction via an insulating film having an opening on the drain.
【００１１】シールド電極層は、ドレイン側のＰＮ接合
のリーク電流を減少するためのものであって、この上に
配置されるゲートからの垂直方向の電場を除去するよう
に、ゲート電極とドレイン側のＰＮ接合の間に介在する
ように配置される。またシールド電極層は、例えばポリ
シリコン、モリブデン、タングステン等によって形成す
ることができる。The shield electrode layer serves to reduce the leakage current of the PN junction on the drain side, and removes the gate electrode and the drain side so as to remove a vertical electric field from the gate disposed thereon. Are arranged so as to be interposed between the PN junctions. The shield electrode layer can be formed of, for example, polysilicon, molybdenum, tungsten, or the like.
【００１２】この発明においては、上記シリコン基板の
チャネル上方からシールド電極層上にわたって絶縁膜を
介してゲート電極が配設されＭＯＳトランジスタが構成
される。ゲート電極は、例えばポリシリコン、モリブデ
ン、タングステン等によって形成することができる。According to the present invention, a gate electrode is provided via an insulating film from above the channel of the silicon substrate to above the shield electrode layer to form a MOS transistor. The gate electrode can be formed of, for example, polysilicon, molybdenum, tungsten, or the like.
【００１３】[0013]
【作用】ゲート電極とドレイン側のＰＮ接合との間に介
在するシールド電極が、ゲートからの垂直方向の電場を
除去し、結晶粒界でのトラップによる熱イオン場放出を
防止し、ゲート−ドレイン オーバラップ空乏領域での
バンド−バンド タンネリングを防止する。The shield electrode interposed between the gate electrode and the drain-side PN junction removes a vertical electric field from the gate, prevents thermionic field emission due to trapping at the crystal grain boundary, and reduces the gate-drain. Prevent band-band tunneling in the overlap depletion region.
【００１４】[0014]
【実施例】この発明の実施例を図面を用いて説明する。
図１（ａ）に示すように、基板１は、絶縁性の石英基板
又はシリコンウェハーを用いることができる。この上に
酸化物層２が積層される。更に、この上にＭＯＳＦＥＴ
ポリＳｉ基体３が公知方法によって形成される。この方
法は、例えばポリＳｉＭＯＳ−ＴＦＴ製造の場合におけ
るＬＰＣＶＤポリＳｉ気相堆積法がある。このＭＯＳ−
ＴＦＴポリＳｉ基体は、所望の電気特性によって決まる
膜厚を有するのがよく、通常２００〜２０００Åであ
る。熱酸化ＳｉＯ2 のようなゲート誘電体膜４は、２０
０〜１０００Åの膜厚に成長させて形成する。次にフォ
トレジスト膜１００を形成し所定領域のゲート誘電体膜
を開孔してコンタクト窓を形成する。同時に、このフォ
トレジスト膜１００はドレイン領域にドーピングするた
めのボロンイオン注入のマスクとして用いられる。An embodiment of the present invention will be described with reference to the drawings.
As shown in FIG. 1A, the substrate 1 can be an insulating quartz substrate or a silicon wafer. The oxide layer 2 is laminated on this. In addition, MOSFET
The poly-Si substrate 3 is formed by a known method. This method includes, for example, LPCVD poly-Si vapor deposition in the case of manufacturing a poly-Si MOS-TFT. This MOS-
The TFT poly-Si substrate preferably has a thickness determined by the desired electrical characteristics, and is typically between 200 and 2000 °. The gate dielectric film 4 such as thermally oxidized SiO 2
It is formed by growing to a thickness of 0 to 1000 °. Next, a photoresist film 100 is formed and a contact window is formed by opening a gate dielectric film in a predetermined region. At the same time, the photoresist film 100 is used as a mask for boron ion implantation for doping the drain region.
【００１５】次に図１（ｂ）に示すように、膜厚約５０
０ÅのポリＳｉ層を堆積し、ボロンイオンの注入によっ
てドーピングしてＰ−タイプとする。そして所定パター
ンにエッチングしてシールド電極８を形成する。この
後、膜厚約２００ÅのＳｉＯ2層２２を堆積する。次に
図１（ｃ）に示すように、ゲート電極ポリＳｉ層を堆積
し、ドーピングし公知のフォトエッチング法によってパ
ターン化してゲート電極７を形成する。このゲート電極
７は、ソース５と外部ドレイン（シールド電極に形成さ
れる）をボロンイオン２３によって自己整合的に形成す
るためのマスクとして用いられる。内部ドレイン６はボ
ロンイオン２１の注入によるか又はシールド電極８から
のドーパントの拡散によってドーピングされる。Next, as shown in FIG.
A 0 ° poly-Si layer is deposited and doped P-type by implantation of boron ions. Then, the shield electrode 8 is formed by etching into a predetermined pattern. Thereafter, a SiO 2 layer 22 having a thickness of about 200 ° is deposited. Next, as shown in FIG. 1C, a gate electrode poly-Si layer is deposited, doped, and patterned by a known photo-etching method to form a gate electrode 7. This gate electrode 7 is used as a mask for forming a source 5 and an external drain (formed on a shield electrode) in a self-aligned manner by boron ions 23. The internal drain 6 is doped by implantation of boron ions 21 or by diffusion of a dopant from the shield electrode 8.
【００１６】図２（ａ）と（ｂ）は、それぞれオンとオ
フの下におけるこのＭＯＳ ＴＦＴの状態を示す。オン
の下では、ゲート電極７とシールド電極８は、それぞれ
ＬchとＬdrのＴＦＴチャネルを誘起する。それ故に電流
劣化は起こらない。オフの下では、ドレイン側のＰＮ接
合は、逆バイアスになり空乏領域がドレイン電圧によっ
てのみコントロールされゲート電極の電場から分離され
る。それ故に垂直電場を抑えリーク電流を減少させるこ
とができる。FIGS. 2A and 2B show the state of the MOS TFT under ON and OFF, respectively. Under ON, the gate electrode 7 and the shield electrode 8 induces a TFT channel L ch and L dr respectively. Therefore, no current degradation occurs. Under off, the PN junction on the drain side is reverse biased and the depletion region is controlled only by the drain voltage and is isolated from the electric field of the gate electrode. Therefore, the vertical electric field can be suppressed and the leak current can be reduced.
【００１７】[0017]
【発明の効果】この発明によれば、ドレインオン電流を
低下させることなくドレイン側のＰＮ接合のリーク電流
を十分に下げることのできるＭＯＳトランジスタを提供
することができる。According to the present invention, it is possible to provide a MOS transistor capable of sufficiently reducing the leakage current at the drain-side PN junction without reducing the drain-on current.
【図１】この発明の実施例で作製したＭＯＳトランジス
タの製造工程説明図である。FIG. 1 is an explanatory diagram of a manufacturing process of a MOS transistor manufactured in an embodiment of the present invention.
【図２】この発明の実施例で作製したＭＯＳトランジス
タのオン状態及びオフ状態の説明図である。FIG. 2 is an explanatory diagram of an ON state and an OFF state of a MOS transistor manufactured in an embodiment of the present invention.
【図３】従来のＭＯＳトランジスタの説明図である。FIG. 3 is an explanatory diagram of a conventional MOS transistor.
１ 基板 ２ 酸化物層 ３ ＭＯＳＦＥＴポリＳｉ基体 ４ ゲート誘電体膜 ５ ソース ６ 内部ドレイン ７ ゲート電極 ８ シールド電極 ２１、２３ ボロンイオン DESCRIPTION OF SYMBOLS 1 Substrate 2 Oxide layer 3 MOSFET poly Si base 4 Gate dielectric film 5 Source 6 Internal drain 7 Gate electrode 8 Shield electrode 21, 23 Boron ion
Claims (1)
ス、チャネル及びドレインがそれぞれＰＮ接合を形成し
て配置され、上記シリコン基板のドレインからＰＮ接合
を介してチャネルへ張出した領域に、ドレイン上に開孔
部を有する絶縁膜を介してシールド電極層が配置され、
上記シリコン基板のチャネル上からシールド電極層上に
わたって絶縁膜を介してゲート電極層が配設されてなる
ＭＯＳトランジスタ。At least a source, a channel and a drain are formed in a substrate having a surface of silicon so as to form a PN junction, and a region extending from the drain of the silicon substrate to the channel through the PN junction is provided on the drain. A shield electrode layer is arranged via an insulating film having an opening,
A MOS transistor in which a gate electrode layer is provided from above the channel of the silicon substrate to above the shield electrode layer via an insulating film.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP12898092A JP2746500B2 (en) | 1992-05-21 | 1992-05-21 | MOS transistor |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP12898092A JP2746500B2 (en) | 1992-05-21 | 1992-05-21 | MOS transistor |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH05326964A JPH05326964A (en) | 1993-12-10 |
| JP2746500B2 true JP2746500B2 (en) | 1998-05-06 |
Family
ID=14998152
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP12898092A Expired - Fee Related JP2746500B2 (en) | 1992-05-21 | 1992-05-21 | MOS transistor |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2746500B2 (en) |
-
1992
- 1992-05-21 JP JP12898092A patent/JP2746500B2/en not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH05326964A (en) | 1993-12-10 |
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