JP2735245B2 - Oscillation circuit - Google Patents
Oscillation circuitInfo
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Description
【発明の詳細な説明】 〔産業上の利用分野〕 本発明は発振回路に関する。DETAILED DESCRIPTION OF THE INVENTION [Industrial Application Field] The present invention relates to an oscillation circuit.
従来の発振回路について図面を参照して詳細に説明す
る。A conventional oscillation circuit will be described in detail with reference to the drawings.
第２図は従来の発振回路の一例を示す回路図である。 FIG. 2 is a circuit diagram showing an example of a conventional oscillation circuit.
第２図に示す発振回路は、増幅用トランジスタQ41,Q4
2を含む発振部30と、セラミック共振子Ｘと、バイアス
回路31と、リアクタンス回路４とを含んで構成される。The oscillation circuit shown in FIG. 2 includes amplification transistors Q41 and Q4
The oscillation unit 30 includes a ceramic resonator X, a bias circuit 31, and a reactance circuit 4.
発振のために必要な正帰還量はキャパシタ48により設
定される。リアクタンス回路４は発振周波数を微調整す
るために設けられる。The amount of positive feedback required for oscillation is set by the capacitor 48. The reactance circuit 4 is provided for finely adjusting the oscillation frequency.
上述した従来の発振回路は、増幅用トランジスタQ41,
Q42のベースバイアスが安定化されておらないので、安
定な発振動作を持続できない可能性があるという欠点が
あった。The conventional oscillation circuit described above includes an amplifying transistor Q41,
Since the base bias of Q42 is not stabilized, there is a disadvantage that stable oscillation operation may not be maintained.
本発明の発振回路は、 （Ａ）共通接続されたエミッタが定電流回路に接続され
た第１と第２のトランジスタ、 （Ｂ）前記第１のトランジスタのコレクタに入力端が接
続された第１の負荷回路、 （Ｃ）前記第２のトランジスタのコレクタに入力端が接
続された第２の負荷回路、 （Ｄ）第１のレジスタを介して前記第１のトランジスタ
のベースに接続され、第２のレジスタを介して前記第２
のトランジスタのベースに接続されたバイアス回路、 （Ｅ）前記第１の負荷回路の出力端に入力端が接続され
たエミッタフォロア型の高入力インピーダンスを有する
緩和回路、 （Ｆ）前記第１のトランジスタのベースに一端が接続さ
れ、前記緩和回路の出力端に他端が接続されたキャパシ
タ、 （Ｇ）前記第１の負荷回路の出力端に接続されたリアク
タンス回路、 （Ｈ）前記第１の負荷回路の出力端に一端が接続され、
接地母線に他端が接続された共振子、 とを含んで構成される。The oscillation circuit according to the present invention comprises: (A) first and second transistors having commonly connected emitters connected to a constant current circuit; and (B) a first transistor having an input terminal connected to a collector of the first transistor. (C) a second load circuit having an input terminal connected to the collector of the second transistor, and (D) a second load circuit connected to the base of the first transistor via a first register. Through the register of the second
(E) a mitigation circuit having an emitter-follower type high input impedance having an input terminal connected to an output terminal of the first load circuit, and (F) the first transistor. (G) a reactance circuit connected to the output terminal of the first load circuit, (H) the first load, One end is connected to the output end of the circuit,
A resonator having the other end connected to the ground bus.
次に、本発明の実施例について図面を参照して説明す
る。Next, embodiments of the present invention will be described with reference to the drawings.
第１図は本発明の一実施例を示す回路図である。 FIG. 1 is a circuit diagram showing one embodiment of the present invention.
第１図に示す発振回路は、 （Ａ）共通接続されたエミッタが定電流回路I1に接続さ
れた第１と第２のトランジスタQ1,Q2、 （Ｂ）トランジスタQ1のコレクタに入力端であるトラン
ジスタQ4のコレクタが接続された第１の負荷回路、 （Ｃ）トランジスタQ2のコレクタに入力端であるトラン
ジスタQ5のコレクタが接続された第２の負荷回路、 （Ｄ）第１のレジスタR1を介してトランジスタQ1のベー
スに接続され、第２のレジスタR2を介してトランジスタ
Q2のベースに接続されたバイアス回路４、 （Ｅ）前記第１の負荷回路の出力端であるトランジスタ
Q3のコレクタに、入力端であるトランジスタＱのベース
が接続された緩和回路８、 （Ｆ）トランジスタQ1のベースに一端が接続され、緩和
回路８の出力端であるトランジスタQ9のエミッタに他端
が接続されたキャパシタC1、 （Ｇ）前記第１の負荷回路の出力端であるトランジスタ
Q3のコレクタに接続されたリアクタンス回路５、 （Ｈ）前記第１の負荷回路の出力端であるトランジスタ
Q3のコレクタに一端が接続され、接地母線に他端が接続
された共振子Ｘ、 とを含んで構成される。Oscillation circuit shown in FIG. 1 is at the input terminal to the collector of the first and second transistors Q1, Q2, (B) a transistor Q1 which is connected (A) commonly connected emitters to the constant current circuit I 1 A first load circuit to which the collector of the transistor Q4 is connected; (C) a second load circuit to which the collector of the transistor Q5 which is an input terminal is connected to the collector of the transistor Q2; (D) via the first register R1 Connected to the base of the transistor Q1 through a second resistor R2.
A bias circuit 4 connected to the base of Q2; (E) a transistor which is an output terminal of the first load circuit
(F) one end is connected to the base of the transistor Q1 and the other end is connected to the emitter of the transistor Q9 which is the output end of the transistor Q9. (G) a transistor which is an output terminal of the first load circuit.
A reactance circuit 5 connected to the collector of Q3, (H) a transistor which is an output terminal of the first load circuit
A resonator X having one end connected to the collector of Q3 and the other end connected to the ground bus.
トランジスタQ1,Q2のベースは共通のバイアス回路４
から電圧が供給されるので同電位となり、両ベース間の
オフセット電圧の発生が押えられ、トランジスタQ1,Q2
により構成される差動対のバイアスは安定化されてい
る。The base of the transistors Q1 and Q2 is a common bias circuit 4.
, The potential is the same, the generation of the offset voltage between both bases is suppressed, and the transistors Q1 and Q2
Are stabilized.
トランジスタQ1の負荷回路の出力端であるトランジス
タQ3のコレクタから緩和回路８を経てキャパシタC1を介
し正帰還がかかるようになっているので、端子２におけ
るインピーダンスはキャパシタC1,レジスタR1の影響を
受けない。Since the positive feedback is applied from the collector of the transistor Q3, which is the output terminal of the load circuit of the transistor Q1, via the capacitor C1 via the mitigation circuit 8, the impedance at the terminal 2 is not affected by the capacitor C1 and the resistor R1. .
なお、キャパシタC1,レジスタR1によりハイパスフィ
ルタが形成されるので、帰還量が１以上になるようにキ
ャパシタC1,レジスタR1の時定数を設定しなければなら
ない。Since a high-pass filter is formed by the capacitor C1 and the register R1, the time constant of the capacitor C1 and the register R1 must be set so that the feedback amount becomes 1 or more.
トランジスタQ1,Q2のベース間にキャパシタを追加す
ると、高周波領域での電圧利得が下り、セラミック共振
子Ｘのスプリアス点での異常発振を防止できる。When a capacitor is added between the bases of the transistors Q1 and Q2, the voltage gain in the high frequency region decreases, and abnormal oscillation at the spurious point of the ceramic resonator X can be prevented.
本発明の発振回路は、差動対をなすトランジスタのベ
ース電圧を共通のバイアス回路から印加することによ
り、ベースバイアスが安定化するので、その動作点が安
定化されるため、安定な発振動作を持続できるという効
果がある。In the oscillation circuit according to the present invention, the base bias is stabilized by applying the base voltage of the transistors forming the differential pair from the common bias circuit, and the operating point is stabilized. It has the effect of being sustainable.
第１図は本発明の一実施例を示す回路図、第２図は従来
の一例を示す回路図である。 ２……端子、４……バイアス回路、５……リアクタンス
回路、８……緩和回路、 C1……キャパシタ、I1……定電流源、Q1〜Q9……トラン
ジスタ、R1〜R8……レジスタ、Ｘ……セラミック共振
子。FIG. 1 is a circuit diagram showing one embodiment of the present invention, and FIG. 2 is a circuit diagram showing one example of the prior art. 2 ... terminals 4 ... bias circuits 5 ... reactance circuits 8 ... relaxation circuits C1 ... capacitors, I 1 ... constant current sources, Q1 to Q9 ... transistors, R1 to R8 ... registers X: Ceramic resonator.
Claims (1)
路に接続された第１と第２のトランジスタ、 （Ｂ）前記第１のトランジスタのコレクタに入力端が接
続された第１の負荷回路、 （Ｃ）前記第２のトランジスタのコレクタに入力端が接
続された第２の負荷回路、 （Ｄ）第１のレジスタを介して前記第１のトランジスタ
のベースに接続され、第２のレジスタを介して前記第２
のトランジスタのベースに接続されたバイアス回路、 （Ｅ）前記第１の負荷回路の出力端に入力端が接続され
たエミッタフォロア型の高入力インピーダンスを有する
緩和回路、 （Ｆ）前記第１のトランジスタのベースに一端が接続さ
れ、前記緩和回路の出力端に他端が接続されたキャパシ
タ、 （Ｇ）前記第１の負荷回路の出力端に接続されたリアク
タンス回路、 （Ｈ）前記第１の負荷回路の出力端に一端が接続され、
接地母線に他端が接続された共振子、 とを含むことを特徴とする発振回路。(A) a first and a second transistor having a commonly connected emitter connected to a constant current circuit; and (B) a first load having an input connected to a collector of the first transistor. (C) a second load circuit having an input connected to the collector of the second transistor, and (D) a second register connected to the base of the first transistor via a first register. Through the second
(E) a mitigation circuit having an emitter-follower type high input impedance having an input terminal connected to an output terminal of the first load circuit, and (F) the first transistor. (G) a reactance circuit connected to an output terminal of the first load circuit, and (H) a first load connected to the output terminal of the mitigation circuit. One end is connected to the output end of the circuit,
And a resonator having the other end connected to a ground bus.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP23922988A JP2735245B2 (en) | 1988-09-22 | 1988-09-22 | Oscillation circuit |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP23922988A JP2735245B2 (en) | 1988-09-22 | 1988-09-22 | Oscillation circuit |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0287706A JPH0287706A (en) | 1990-03-28 |
| JP2735245B2 true JP2735245B2 (en) | 1998-04-02 |
Family
ID=17041669
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP23922988A Expired - Lifetime JP2735245B2 (en) | 1988-09-22 | 1988-09-22 | Oscillation circuit |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2735245B2 (en) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH02235412A (en) * | 1989-03-09 | 1990-09-18 | Pioneer Electron Corp | Oscillation circuit |
-
1988
- 1988-09-22 JP JP23922988A patent/JP2735245B2/en not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0287706A (en) | 1990-03-28 |
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