JP2731602B2 - 調整及び保護ダイオードの製造方法 - Google Patents
調整及び保護ダイオードの製造方法Info
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- 238000004519 manufacturing process Methods 0.000 title description 8
- 238000000137 annealing Methods 0.000 claims description 25
- 238000000034 method Methods 0.000 claims description 18
- 239000000758 substrate Substances 0.000 claims description 16
- 239000002019 doping agent Substances 0.000 claims description 14
- 230000008569 process Effects 0.000 claims description 13
- 238000002513 implantation Methods 0.000 claims description 12
- 230000003750 conditioning effect Effects 0.000 claims description 7
- 238000009792 diffusion process Methods 0.000 description 17
- 239000007943 implant Substances 0.000 description 12
- 230000033228 biological regulation Effects 0.000 description 11
- 230000001105 regulatory effect Effects 0.000 description 7
- 230000000694 effects Effects 0.000 description 4
- 230000001681 protective effect Effects 0.000 description 4
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 3
- 230000035515 penetration Effects 0.000 description 3
- 229910052710 silicon Inorganic materials 0.000 description 3
- 239000010703 silicon Substances 0.000 description 3
- 239000007787 solid Substances 0.000 description 3
- 239000011248 coating agent Substances 0.000 description 2
- 238000000576 coating method Methods 0.000 description 2
- 238000010586 diagram Methods 0.000 description 2
- 239000002184 metal Substances 0.000 description 2
- OAICVXFJPJFONN-UHFFFAOYSA-N Phosphorus Chemical compound [P] OAICVXFJPJFONN-UHFFFAOYSA-N 0.000 description 1
- 230000015556 catabolic process Effects 0.000 description 1
- 230000008859 change Effects 0.000 description 1
- 238000006243 chemical reaction Methods 0.000 description 1
- 239000013078 crystal Substances 0.000 description 1
- 230000020169 heat generation Effects 0.000 description 1
- BHEPBYXIRTUNPN-UHFFFAOYSA-N hydridophosphorus(.) (triplet) Chemical compound [PH] BHEPBYXIRTUNPN-UHFFFAOYSA-N 0.000 description 1
- 238000007373 indentation Methods 0.000 description 1
- 230000004048 modification Effects 0.000 description 1
- 238000012986 modification Methods 0.000 description 1
- 230000002093 peripheral effect Effects 0.000 description 1
- 229910052698 phosphorus Inorganic materials 0.000 description 1
- 239000011574 phosphorus Substances 0.000 description 1
- 239000004065 semiconductor Substances 0.000 description 1
- 238000000926 separation method Methods 0.000 description 1
- 238000007873 sieving Methods 0.000 description 1
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- H—ELECTRICITY
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- H01L29/6609—Diodes
- H01L29/66098—Breakdown diodes
- H01L29/66106—Zener diodes
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- H—ELECTRICITY
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Description
【発明の詳細な説明】 産業上の利用分野 本発明は、調整（regulation）ダイオードの分野に係
り、特に調整及び保護機能を確実にするダイオードの製
造方法に係る。
り、特に調整及び保護機能を確実にするダイオードの製
造方法に係る。
従来の技術及び問題点 調整ダイオードは、例えば数ミリアンペアの電流で、
約１ワットの低電力範囲で動作するよう設計され、普通
２から200ボルトに及ぶ降伏電圧が決められている。か
かる逆バイアスされたダイオードは、出来るだけ低いダ
イナミック抵抗でアバランシェモード（電圧によるツェ
ナー又は電子なだれ効果）で動作し、即ち、このダイオ
ードの電流−電圧特性が顕著な折れ曲りを示さなければ
ならず、電圧は、そこで電流が増えた時実質上一定に保
たれなければならない。
約１ワットの低電力範囲で動作するよう設計され、普通
２から200ボルトに及ぶ降伏電圧が決められている。か
かる逆バイアスされたダイオードは、出来るだけ低いダ
イナミック抵抗でアバランシェモード（電圧によるツェ
ナー又は電子なだれ効果）で動作し、即ち、このダイオ
ードの電流−電圧特性が顕著な折れ曲りを示さなければ
ならず、電圧は、そこで電流が増えた時実質上一定に保
たれなければならない。
典型的な従来の調整ダイオードを第１図に示す。この
ダイオードは、所望の調整電圧の関数として選ばれたド
ーピングレベルで、高ドープされたＮ型層２（N+）の上
に形成された高ドープされたＮ型層１（N++）から成る
基板の上に形成される。この基板の上面からＰ型層３が
形成される。層３の表面領域は制限され、調整モード中
に得られる電流密度の関数として計算される。通常、層
３及び層２間の接合は、層３と同じ伝導型の領域で作ら
れた保護環４により囲まれ、保護環４はN+領域との間の
界面で低ドーピングを有する。公知の如く、この保護環
は、周辺の接合弯曲に固有の問題を避けるのに所望のツ
ェナー又はアバランシェ現象の正しい動作を確実にする
よう特に設計される。上面は、下面（図示せず）と同様
金属被覆５で覆われている。
ダイオードは、所望の調整電圧の関数として選ばれたド
ーピングレベルで、高ドープされたＮ型層２（N+）の上
に形成された高ドープされたＮ型層１（N++）から成る
基板の上に形成される。この基板の上面からＰ型層３が
形成される。層３の表面領域は制限され、調整モード中
に得られる電流密度の関数として計算される。通常、層
３及び層２間の接合は、層３と同じ伝導型の領域で作ら
れた保護環４により囲まれ、保護環４はN+領域との間の
界面で低ドーピングを有する。公知の如く、この保護環
は、周辺の接合弯曲に固有の問題を避けるのに所望のツ
ェナー又はアバランシェ現象の正しい動作を確実にする
よう特に設計される。上面は、下面（図示せず）と同様
金属被覆５で覆われている。
かかるツェナーダイオードで、アバランシェ又は調整
電圧は、主としてN+型層２のドーピングレベルにより、
次の順番としてPN接合の勾配及びこの接合の特定な形状
（プレナー又は、ラウンドアップ接合）により決まる。
かくて、異なる電圧に対応した調整ダイオードを得るこ
とが望ましい場合、種々のドーピングレベルが層２に対
し選ばれる。例えば３ボルトの調整電圧に対しては、N+
型層２の抵抗率は約６ミリオーム・cm（約1019原子１cm
3）になり;51ボルトの調整電圧に対しては、この抵抗率
は300ミリオーム・cmになり;200ボルトの調整電圧に対
しては、この値は2.5オーム・cm（約２×1015原子１c
m3）になる。
電圧は、主としてN+型層２のドーピングレベルにより、
次の順番としてPN接合の勾配及びこの接合の特定な形状
（プレナー又は、ラウンドアップ接合）により決まる。
かくて、異なる電圧に対応した調整ダイオードを得るこ
とが望ましい場合、種々のドーピングレベルが層２に対
し選ばれる。例えば３ボルトの調整電圧に対しては、N+
型層２の抵抗率は約６ミリオーム・cm（約1019原子１cm
3）になり;51ボルトの調整電圧に対しては、この抵抗率
は300ミリオーム・cmになり;200ボルトの調整電圧に対
しては、この値は2.5オーム・cm（約２×1015原子１c
m3）になる。
他方では、第１図に示される様なツェナーダイオード
構造は、能動領域（層３及び層２の間の界面）の電流密
度が非常に高くなり、発熱が重要になるので、いくつか
の電流値を有する電流パルスが印加される場合、こわれ
易い。
構造は、能動領域（層３及び層２の間の界面）の電流密
度が非常に高くなり、発熱が重要になるので、いくつか
の電流値を有する電流パルスが印加される場合、こわれ
易い。
クリッピング保護ダイオードも製造される。その目的
は、数アンペアの逆過電流に持ちこたえると共に、非常
に高い瞬間の過電流又は過電圧に耐える事である。その
目的の為、出来る限り大きな表面に熱を分散することに
より熱拡散を高める事が望ましい。そこで、調整ダイオ
ードの様でない、大きな表面接合を得るであろう。
は、数アンペアの逆過電流に持ちこたえると共に、非常
に高い瞬間の過電流又は過電圧に耐える事である。その
目的の為、出来る限り大きな表面に熱を分散することに
より熱拡散を高める事が望ましい。そこで、調整ダイオ
ードの様でない、大きな表面接合を得るであろう。
従来技術では、低い表面調整ダイオードを調整ダイオ
ードより僅か高い閾値で動作する大きい表面保護ダイオ
ードと関連させる事により、調整及び保護機能を結合す
る事が提案された。なお、上記調整ダイオードは過電圧
が発生したとき保護ダイオードに繋がれる。例示的な従
来ダイオードを第２図に示す。同図では、第１図と同じ
素子には同じ参照符号を付して示す。第１図で既に示さ
れた接合に加えて、調整ダイオード３の領域を囲む比較
的大きな表面を有し、このダイオード及び保護リング４
（ある実際例では、保護リングは設けられない）の間に
位置したＰ型領域６が設けられる。J1は拡散領域３及び
N+型層２の間の調整接合を示し、J2は拡散領域６及びこ
の層２の間の保護接合を示す。
ードより僅か高い閾値で動作する大きい表面保護ダイオ
ードと関連させる事により、調整及び保護機能を結合す
る事が提案された。なお、上記調整ダイオードは過電圧
が発生したとき保護ダイオードに繋がれる。例示的な従
来ダイオードを第２図に示す。同図では、第１図と同じ
素子には同じ参照符号を付して示す。第１図で既に示さ
れた接合に加えて、調整ダイオード３の領域を囲む比較
的大きな表面を有し、このダイオード及び保護リング４
（ある実際例では、保護リングは設けられない）の間に
位置したＰ型領域６が設けられる。J1は拡散領域３及び
N+型層２の間の調整接合を示し、J2は拡散領域６及びこ
の層２の間の保護接合を示す。
かかる構造の製造は、２つの接合J1及びJ2と関連した
アバランシェ電圧V1及びV2を再現出来る方法で設定する
ことが必須であるので、多くの技術的問題を含む。事
実、所望の調整電圧を決める為接合J1に対応する電圧V1
を注意して設定することが必要である。満足できる保護
効果を得る為に、保護効果を決める電圧V2-V1の差異を
所定の方法で設定する事が必要である。
アバランシェ電圧V1及びV2を再現出来る方法で設定する
ことが必須であるので、多くの技術的問題を含む。事
実、所望の調整電圧を決める為接合J1に対応する電圧V1
を注意して設定することが必要である。満足できる保護
効果を得る為に、保護効果を決める電圧V2-V1の差異を
所定の方法で設定する事が必要である。
従来、第２図の様な構造は、層２に対する選ばれたド
ーピングレベルに対応したN+型基板から出来ており、背
面はダイオード抵抗率を減少させ、その背面の抵抗接触
を改善する様設計されたN++型層１を形成する為、より
高くドープされる。接合J1及びJ2は、例えば固体ドーピ
ングから保護リング６を第１段階で拡散する事により形
成される。保護リング電圧は先ず第一にアニーリング処
理時間により決められる。中央接合３の拡散は、そこで
固形源からも実施される。
ーピングレベルに対応したN+型基板から出来ており、背
面はダイオード抵抗率を減少させ、その背面の抵抗接触
を改善する様設計されたN++型層１を形成する為、より
高くドープされる。接合J1及びJ2は、例えば固体ドーピ
ングから保護リング６を第１段階で拡散する事により形
成される。保護リング電圧は先ず第一にアニーリング処
理時間により決められる。中央接合３の拡散は、そこで
固形源からも実施される。
従来方法で実施された、保護リングの実現は上記では
説明されていない。勿論、技術によれば、固形ドーパン
ト源拡散から生じる物以外の拡散処理は例えば後にアニ
ーリング処理を伴なう気体拡散又は打込に用いられる。
説明されていない。勿論、技術によれば、固形ドーパン
ト源拡散から生じる物以外の拡散処理は例えば後にアニ
ーリング処理を伴なう気体拡散又は打込に用いられる。
それらの技術は、次の様な多くの欠点及び制限を有す
る。
る。
１） Ｎ型層２のドーピングレベルは、最初に調整電圧
を決めるので、異なる調整電圧に対応した全範囲のダイ
オードを供給する事を望む製造者は、所望の調整電圧に
対応した抵抗率について大きな抵抗率範囲のシリコンを
常に確保しなければならず、それは重大な在庫問題を伴
う。
を決めるので、異なる調整電圧に対応した全範囲のダイ
オードを供給する事を望む製造者は、所望の調整電圧に
対応した抵抗率について大きな抵抗率範囲のシリコンを
常に確保しなければならず、それは重大な在庫問題を伴
う。
２） 所定のシリコンウェハー上に、20％（インゴット
細溝）に等しい抵抗拡散があるが、これは10％までの調
整電圧の拡散を必要とする。その結果、製造者によるふ
るい分けは製造成果の低下を生じる。
細溝）に等しい抵抗拡散があるが、これは10％までの調
整電圧の拡散を必要とする。その結果、製造者によるふ
るい分けは製造成果の低下を生じる。
３） 調整電圧の選択の他に、保護電圧を決める為に、
対応するＰ型層（層６）の拡散時間を選ぶ事が必要であ
る。これは、拡散時間のテーブルと、各時間に対応する
保護電圧を前もって設定する事により経験的に行われ
る。かかる過程で、保護電圧と調整電圧の間の適宜に決
められた差を選ぶ事は困難である。換言すると、層２の
各抵抗値に対して、複雑な技術操作である調整接合及び
保護接合に対応した領域の拡散時間を選ぶ事が必要であ
る。
対応するＰ型層（層６）の拡散時間を選ぶ事が必要であ
る。これは、拡散時間のテーブルと、各時間に対応する
保護電圧を前もって設定する事により経験的に行われ
る。かかる過程で、保護電圧と調整電圧の間の適宜に決
められた差を選ぶ事は困難である。換言すると、層２の
各抵抗値に対して、複雑な技術操作である調整接合及び
保護接合に対応した領域の拡散時間を選ぶ事が必要であ
る。
問題点を解決するための手段 かくて、本発明の目的は、上記の欠点を避けるのを可
能とする調整及び保護ダイオードを製造する方法を提供
するにあり、特に： −同じタイプの基板を用いる、 −基板の可能な抵抗率換算を廃し、 −調整及び保護電圧間の所定の差を得ることにある。
能とする調整及び保護ダイオードを製造する方法を提供
するにあり、特に： −同じタイプの基板を用いる、 −基板の可能な抵抗率換算を廃し、 −調整及び保護電圧間の所定の差を得ることにある。
それらの目的等を達成する為、本発明は、第１の厚
く、高ドープされたＮ型層及び第２の低ドープされたＮ
型層から成る基板に調整及び保護ダイオードを製造する
方法であって、 −第２の層の第１の小さな表面領域にＮ型ドーパント
を打込み； −第１のアニーリング処理を行ない、 −第１領域を含み、取り囲む第２の領域にＮ型ドーパ
ントを打込み、 −第２のアニーリング処理を行ない、 −第１の領域及び第２の領域の少なくても１部を含む
第３の領域にＰ型ドーパントを打込み、 −第３のアニーリング処理を行ない、 −第３の領域の一部及び基板の反対側の電極を形成す
る、 段階から成ることを特徴とする製造方法を提供する。
く、高ドープされたＮ型層及び第２の低ドープされたＮ
型層から成る基板に調整及び保護ダイオードを製造する
方法であって、 −第２の層の第１の小さな表面領域にＮ型ドーパント
を打込み； −第１のアニーリング処理を行ない、 −第１領域を含み、取り囲む第２の領域にＮ型ドーパ
ントを打込み、 −第２のアニーリング処理を行ない、 −第１の領域及び第２の領域の少なくても１部を含む
第３の領域にＰ型ドーパントを打込み、 −第３のアニーリング処理を行ない、 −第３の領域の一部及び基板の反対側の電極を形成す
る、 段階から成ることを特徴とする製造方法を提供する。
実施例 各図において、半導体構造表現の分野で慣例の如く、
層の厚さ及び寸法は縮尺通りにはえがかれておらず、種
々の寸法は図示のし易さの為に選ばれている。同様に、
種々の拡散を示すにおいて、横の拡散は考慮されず、角
は通常当業者には明らかな如く実質上丸められるが、直
角で図示してある。
層の厚さ及び寸法は縮尺通りにはえがかれておらず、種
々の寸法は図示のし易さの為に選ばれている。同様に、
種々の拡散を示すにおいて、横の拡散は考慮されず、角
は通常当業者には明らかな如く実質上丸められるが、直
角で図示してある。
第3A図は、本発明による調整及び保護ダイオードの第
１の製造段階を示す。第3F図に示されるように、Ｎ型層
10が同一の導電型で高いドーピングレベルを有する基板
40の上に形成され、続いて、ダイオードがドーピングレ
ベルの低いＮ型層10の上に形成される。窓はマスク層11
に開けられ、Ｎ型打込12は層10に形成される。窓は、形
成さるべき調整接合面に対応する。
１の製造段階を示す。第3F図に示されるように、Ｎ型層
10が同一の導電型で高いドーピングレベルを有する基板
40の上に形成され、続いて、ダイオードがドーピングレ
ベルの低いＮ型層10の上に形成される。窓はマスク層11
に開けられ、Ｎ型打込12は層10に形成される。窓は、形
成さるべき調整接合面に対応する。
第3B図に示された、第２の段階の間、アニーリング処
理が行われ、それによりN+型領域13が層10に形成され
る。
理が行われ、それによりN+型領域13が層10に形成され
る。
第3C図は窓が形成される第２のマスク層21を示し、そ
の寸法は保護ダイオードの表面に対応する。この窓によ
り示される打込22は、層10及び領域13に形成される。
の寸法は保護ダイオードの表面に対応する。この窓によ
り示される打込22は、層10及び領域13に形成される。
第3D図は、第２のアニーリング処理の後の構造を示
す。かくて、領域24は、マスク層21により示された窓の
中に作られ、この拡散された領域24は、２つの続く打込
を受けた位置でより深くにある。
す。かくて、領域24は、マスク層21により示された窓の
中に作られ、この拡散された領域24は、２つの続く打込
を受けた位置でより深くにある。
第3E図に示された段階で、新しいマスク31は、この打
込がなされたすべての領域即ち、基板10及び領域24の両
方に導電型を変更するのに十分集中されたＰ型ドーパン
ト打込32を示す為に作られる。
込がなされたすべての領域即ち、基板10及び領域24の両
方に導電型を変更するのに十分集中されたＰ型ドーパン
ト打込32を示す為に作られる。
そこで、アニーリング処理は第3F図に示された構造を
作る為実行される。第3F図は、層10がN+型基板40の表面
に形成されることを示し、この層10は、例えばエピタキ
シャル成長から生じる。
作る為実行される。第3F図は、層10がN+型基板40の表面
に形成されることを示し、この層10は、例えばエピタキ
シャル成長から生じる。
第４図は、第3F図のダイオードの代りに例を示す。こ
の実施例で、第２の打込（Ｎ型）に対応したマスクは、
第３の打込（Ｐ型）に対応したマスクより大きい。得ら
れた結果に応じて当業者はこの２つの構造のうちの１つ
を選ぶ。
の実施例で、第２の打込（Ｎ型）に対応したマスクは、
第３の打込（Ｐ型）に対応したマスクより大きい。得ら
れた結果に応じて当業者はこの２つの構造のうちの１つ
を選ぶ。
本発明による構造（第３図及び第４図）で、打込32か
ら得られるＰ型層33は、従って、２回の打込から得られ
たＮ型領域と共に領域41に第１の接合J1（この接合は調
整ダイオードに対応する）を形成し、１回の打込だけを
受けたＮ型領域と共に領域42に第２の接合J2（この接合
は保護ダイオードに対応する）を形成する。
ら得られるＰ型層33は、従って、２回の打込から得られ
たＮ型領域と共に領域41に第１の接合J1（この接合は調
整ダイオードに対応する）を形成し、１回の打込だけを
受けたＮ型領域と共に領域42に第２の接合J2（この接合
は保護ダイオードに対応する）を形成する。
かくて、調整及び保護電圧は、実行された順次の打込
によるが、当初の層10のドーピングレベル及びこの層の
可能な抵抗率分散によらない（か又は、よるとしても非
常に僅かである）。
によるが、当初の層10のドーピングレベル及びこの層の
可能な抵抗率分散によらない（か又は、よるとしても非
常に僅かである）。
本発明は、従って、従来技術構造について前に述べた
最初の２つの欠点（多重基板を提供する必要性及び基板
拡散に固有の問題）を解決する。
最初の２つの欠点（多重基板を提供する必要性及び基板
拡散に固有の問題）を解決する。
次に、第５図及び第６図と共に、従来技術の第３の欠
点を（調整及び保護電圧間の正確で、一定な差を設定す
る困難性）が本発明により如何に回避されるかを説明す
る。
点を（調整及び保護電圧間の正確で、一定な差を設定す
る困難性）が本発明により如何に回避されるかを説明す
る。
第５図は、層10に入れられたキャリヤーの濃度を、表
面から測定されたこの層の中の深さｘの関数として表す
曲線を示す。この例で、結晶方位（111）のシリコンの
層10及び２×1014原子／cm3の濃度の燐でドープされた
Ｎ型を考える。Ｎ型打込は、80KeVのエネルギー及び６
×1014原子／cm2の密度の状況下で実行された２つの同
一な打込である。第１の打込の後、1180℃での１時間の
アニーリングに進み、第２の打込の後、1180℃で４時間
アニーリングする。かくて、曲線X1及びX2で示される様
な拡散輪郭が得られ、夫々は調整ダイオード領域（又は
ツェナーダイオード）及び保護ダイオード領域に対応す
る。
面から測定されたこの層の中の深さｘの関数として表す
曲線を示す。この例で、結晶方位（111）のシリコンの
層10及び２×1014原子／cm3の濃度の燐でドープされた
Ｎ型を考える。Ｎ型打込は、80KeVのエネルギー及び６
×1014原子／cm2の密度の状況下で実行された２つの同
一な打込である。第１の打込の後、1180℃での１時間の
アニーリングに進み、第２の打込の後、1180℃で４時間
アニーリングする。かくて、曲線X1及びX2で示される様
な拡散輪郭が得られ、夫々は調整ダイオード領域（又は
ツェナーダイオード）及び保護ダイオード領域に対応す
る。
それらの曲線X1及びX2の１つの主な特徴は、重要な領
域に亘って実質上平行であるという事である。
域に亘って実質上平行であるという事である。
他方、第５図で、点線の曲線51-54は、アニーリング
時間の種々の値に対して、下のドーピングレベルＮの関
数として、Ｐ型層33の透過深さに対応する。かくて、曲
線51はP+型打込（例えばボアーアトムズ）の後1050℃で
１時間のアニーリング処理をする事例に相当し、曲線52
は1050℃で３時間のアニーリング処理をする場合に曲線
53は、1050℃で５時間のアニーリング処理をする場合
に、曲線54は、1150℃で１時間のアニーリング処理をす
る場合に相当する（Ｐ型ドーパントの拡散アニーリング
処理は、Ｎ型ドーパントの第１の拡散アニーリング処理
より実質上低い温度で実行され、Ｎ型ドーパントの再分
散にほんの少しだけ影響を有する）。
時間の種々の値に対して、下のドーピングレベルＮの関
数として、Ｐ型層33の透過深さに対応する。かくて、曲
線51はP+型打込（例えばボアーアトムズ）の後1050℃で
１時間のアニーリング処理をする事例に相当し、曲線52
は1050℃で３時間のアニーリング処理をする場合に曲線
53は、1050℃で５時間のアニーリング処理をする場合
に、曲線54は、1150℃で１時間のアニーリング処理をす
る場合に相当する（Ｐ型ドーパントの拡散アニーリング
処理は、Ｎ型ドーパントの第１の拡散アニーリング処理
より実質上低い温度で実行され、Ｎ型ドーパントの再分
散にほんの少しだけ影響を有する）。
Z1,P1は曲線X1，X2と曲線51…との交点を示し、Z4,P4
は、曲線X1及びX2と曲線54との交点を示す。これらの交
点は、調整及び保護電圧が、計算される接合でのＮ型ド
ーパントの濃度を示す。
は、曲線X1及びX2と曲線54との交点を示す。これらの交
点は、調整及び保護電圧が、計算される接合でのＮ型ド
ーパントの濃度を示す。
下記の表１は、これらの点Z1-Z4及びP1-P4の各々に対
応するアンバランシェ電圧の値を示し、括弧内のパーセ
ント値は、同様の点に対するこれらの電圧の間の差を示
す。
応するアンバランシェ電圧の値を示し、括弧内のパーセ
ント値は、同様の点に対するこれらの電圧の間の差を示
す。
表１ Z1: 7.5V P1: 9V （20％） Z2: 9V P2:10.7V （18％） Z3: 10V P3:11.8V （18％） Z4:11.5V P4: 17V （40％） 曲線51-53の交点に対して、本発明の目的である調整
及び保護接合のアバランシェ電圧の間に実質上に一定の
パーセンテージの差があることが分かる。従って、Ｎ型
打込及び所定のアニーリング処理に対して、またＰ型打
込の拡散時間の関数として、選ばれた調整電圧の値に対
応する一連のダイオードを接続し、保護電圧を自動的に
この値に適合させる事が可能である。同じバッチダイオ
ードの調整電圧が所望値より低いことを示した場合、調
整電圧と保護電圧の間の関係を損なわずに調整電圧を増
す為の追加的アニーリング処理を実行する事が可能であ
る。
及び保護接合のアバランシェ電圧の間に実質上に一定の
パーセンテージの差があることが分かる。従って、Ｎ型
打込及び所定のアニーリング処理に対して、またＰ型打
込の拡散時間の関数として、選ばれた調整電圧の値に対
応する一連のダイオードを接続し、保護電圧を自動的に
この値に適合させる事が可能である。同じバッチダイオ
ードの調整電圧が所望値より低いことを示した場合、調
整電圧と保護電圧の間の関係を損なわずに調整電圧を増
す為の追加的アニーリング処理を実行する事が可能であ
る。
第６図は、N+型打込の別な選択及び対応するアニーリ
ング処理に対し、第５図に類似した曲線を示す。第６図
の場合では、第５図と同じ基板が用いられる。燐打込
は、６×1012原子／cm2の密度で、80KeVのもとで行なわ
れる。アニーリング時間は同じ（１時間及び４時間）で
ある。下記の表２は第５図と関連して与えられた表１と
同様であり、それらの値から約30％だけ保護ダイオード
のアバランシェ電圧を変える事で、調整ダイオードに対
するアバランシェ電圧を30から73ボルトの範囲に達しさ
せることが可能である。
ング処理に対し、第５図に類似した曲線を示す。第６図
の場合では、第５図と同じ基板が用いられる。燐打込
は、６×1012原子／cm2の密度で、80KeVのもとで行なわ
れる。アニーリング時間は同じ（１時間及び４時間）で
ある。下記の表２は第５図と関連して与えられた表１と
同様であり、それらの値から約30％だけ保護ダイオード
のアバランシェ電圧を変える事で、調整ダイオードに対
するアバランシェ電圧を30から73ボルトの範囲に達しさ
せることが可能である。
表２ Ｚ′1:30V P1′: 38V （27％） Ｚ′2:36V P2′: 48V （33％） Ｚ′3:47V P3′: 63V （34％） Ｚ′4:73V P4′:100V （37％） かくて、7.5から75ボルトに亘る調整電圧を得る為、
５つの最初の打込選択で十分である事が決められる。７
から９ボルトまでは、６×1014原子／cm2;9から14ボル
トまでは、1014原子／cm2;14から18ボルトまでは６×10
13原子／cm2;19から28ボルトまでは、２×1013原子／cm
2；そして28から75ボルトまでは、６×1012原子／cm2の
打込値を選ぶことが可能であり；その他全ての条件は上
記例に示される。
５つの最初の打込選択で十分である事が決められる。７
から９ボルトまでは、６×1014原子／cm2;9から14ボル
トまでは、1014原子／cm2;14から18ボルトまでは６×10
13原子／cm2;19から28ボルトまでは、２×1013原子／cm
2；そして28から75ボルトまでは、６×1012原子／cm2の
打込値を選ぶことが可能であり；その他全ての条件は上
記例に示される。
勿論、本発明は、当業者に明らかな多くの変形をなし
うる。特に、調整及び保護ダイオードに従来行なわれた
打込及びアニーリングモード，横の分離又は保護環，接
触モード…等の改良は実行できる。
うる。特に、調整及び保護ダイオードに従来行なわれた
打込及びアニーリングモード，横の分離又は保護環，接
触モード…等の改良は実行できる。
第１図及び第２図は夫々上述した従来の調整ダイオード
及び従来の調整及び保護ダイオードを示す図、第3A図−
第3F図は本発明による保護及び調整ダイオードの順次の
製造段階を示す図、第４図は本発明による調整及び保護
ダイオードの変形例を示す図、第５図及び第６図はマイ
クロメータでの透過深さｘの関数として、原子／cm3で
決められるドーパント濃度の曲線を示す図である。 １……Ｎ型層（N++）、２……Ｎ型層（N+）、３……Ｐ
型層、4,6……保護リング、５……金属被覆、10……Ｎ
型層、11,21,31……マスク層、12……Ｎ型押込、13……
N+型領域、22……押込の窓、24,41,42……領域、32……
Ｐ型ドーパント打込、33……Ｐ型層、40……N+型基板、
51,52,53,54,X1，X2……曲線、J1,J2……接合、P1,P2,P
3,P4,P′1,P′2,P′3,P′4,Z1,Z2,Z3,Z4,Z′1,Z′2,Z′
3,Z′４……交点、Ｘ……透過深さ。
及び従来の調整及び保護ダイオードを示す図、第3A図−
第3F図は本発明による保護及び調整ダイオードの順次の
製造段階を示す図、第４図は本発明による調整及び保護
ダイオードの変形例を示す図、第５図及び第６図はマイ
クロメータでの透過深さｘの関数として、原子／cm3で
決められるドーパント濃度の曲線を示す図である。 １……Ｎ型層（N++）、２……Ｎ型層（N+）、３……Ｐ
型層、4,6……保護リング、５……金属被覆、10……Ｎ
型層、11,21,31……マスク層、12……Ｎ型押込、13……
N+型領域、22……押込の窓、24,41,42……領域、32……
Ｐ型ドーパント打込、33……Ｐ型層、40……N+型基板、
51,52,53,54,X1，X2……曲線、J1,J2……接合、P1,P2,P
3,P4,P′1,P′2,P′3,P′4,Z1,Z2,Z3,Z4,Z′1,Z′2,Z′
3,Z′４……交点、Ｘ……透過深さ。
Claims (3)
- 【請求項１】第１の厚く、高ドープされたＮ型層（40）
及び第２の低ドープされたＮ型層（10）から成る基板に
調整及び保護ダイオードを製造する方法であって、 −第２の層の第１の小さな表面領域にＮ型ドーパント
（12）を打込み（第3A図）； −第１のアニーリング処理を行ない（第3B図）、 −第１領域を含み、取り囲む第２の領域にＮ型ドーパン
ト（22）を打込み（第3C図）、 −第２のアニーリング処理を行ない（第3D図）、 −第１の領域及び第２の領域の少なくても一部を含む第
３の領域にＰ型ドーパント（32）を打込み（第3E図）、 −第３のアニーリング処理を行ない（第3F図）、 −第３の領域の一部及び基板の反対側の電極を形成す
る、 段階から成ることを特徴とする製造方法。 - 【請求項２】−調整電圧を測定し、 −該調整電圧が所望値より小さい場合第３のアニーリン
グ処理を続け、これにより調整電圧及び保護電圧の間の
差を一定にする、 段階から成る調整電圧設定段階を更に含む請求項１記載
の調整及び保護ダイオードの製造方法。 - 【請求項３】第１及び第２のＮ型打込段階が同じ打込方
で行われることを特徴とする請求項１又は２記載の調整
及び保護ダイオードの製造方法。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| FR8812346 | 1988-09-09 | ||
| FR8812346A FR2636474B1 (fr) | 1988-09-09 | 1988-09-09 | Procede de fabrication d'une diode de regulation et de protection |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH02106976A JPH02106976A (ja) | 1990-04-19 |
| JP2731602B2 true JP2731602B2 (ja) | 1998-03-25 |
Family
ID=9370235
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1234509A Expired - Fee Related JP2731602B2 (ja) | 1988-09-09 | 1989-09-08 | 調整及び保護ダイオードの製造方法 |
Country Status (6)
| Country | Link |
|---|---|
| US (1) | US5032534A (ja) |
| EP (1) | EP0359679B1 (ja) |
| JP (1) | JP2731602B2 (ja) |
| KR (1) | KR900005608A (ja) |
| DE (1) | DE68913109T2 (ja) |
| FR (1) | FR2636474B1 (ja) |
Families Citing this family (11)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| DE69228046T2 (de) * | 1991-12-16 | 1999-07-01 | Koninklijke Philips Electronics N.V., Eindhoven | Zener-Diode mit Bezugs- und Schutzdiode |
| EP0643418B1 (en) * | 1993-09-10 | 1998-12-02 | STMicroelectronics S.r.l. | Process for the manufacture of a Zener Diode for flash-EEPROM devices |
| FR2776827B1 (fr) | 1998-03-31 | 2000-06-16 | Sgs Thomson Microelectronics | Procede de fabrication d'une diode a avalanche a seuil reglable |
| US6187481B1 (en) * | 1998-08-20 | 2001-02-13 | Micron Technology, Inc. | Semiconductive material stencil mask and methods of manufacturing stencil masks from semiconductive material, utilizing different dopants |
| US6300017B1 (en) * | 1998-08-20 | 2001-10-09 | Micron Technology, Inc. | Stencil masks and methods of manufacturing stencil masks |
| US6791161B2 (en) * | 2002-04-08 | 2004-09-14 | Fabtech, Inc. | Precision Zener diodes |
| KR100564355B1 (ko) * | 2003-05-21 | 2006-03-27 | 한국원자력연구소 | 다단 용매추출장치용 시료채취장치 |
| KR101148509B1 (ko) * | 2003-12-19 | 2012-05-22 | 길슨, 인크. | 액체 크로마토그래피 자동 샘플 충전 기구 및 방법 |
| CN102157516B (zh) * | 2010-12-20 | 2013-01-16 | 杭州士兰集成电路有限公司 | Led保护二极管的结构及其制造方法 |
| CN102821995B (zh) | 2011-03-29 | 2014-03-26 | 株式会社小松制作所 | 电动叉车 |
| CN112635304B (zh) * | 2020-12-21 | 2023-08-01 | 扬州扬杰电子科技股份有限公司 | 一种改善平面肖特基产品保护环区域esd失效的方法 |
Family Cites Families (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| DE2554426C3 (de) * | 1975-12-03 | 1979-06-21 | Siemens Ag, 1000 Berlin Und 8000 Muenchen | Verfahren zur Erzeugung einer lokal hohen inversen Stromverstärkung bei einem Planartransistor sowie nach diesem Verfahren hergestellter invers betriebener Transistor |
| US4177095A (en) * | 1977-02-25 | 1979-12-04 | National Semiconductor Corporation | Process for fabricating an integrated circuit subsurface zener diode utilizing conventional processing steps |
| JPS55156373A (en) * | 1979-05-25 | 1980-12-05 | Hitachi Ltd | Manufacture of semiconductor device |
| DE3151437A1 (de) * | 1981-12-24 | 1983-07-07 | Deutsche Itt Industries Gmbh, 7800 Freiburg | "verfahren zum herstellen einer vergrabenen zenerdiode" |
| JPS5988871A (ja) * | 1982-11-12 | 1984-05-22 | バ−・ブラウン・コ−ポレ−ション | 高安定低電圧集積回路表面下降状ダイオ−ド構造体及びその製造方法 |
| US4771011A (en) * | 1984-05-09 | 1988-09-13 | Analog Devices, Incorporated | Ion-implanted process for forming IC wafer with buried-Zener diode and IC structure made with such process |
| US4717678A (en) * | 1986-03-07 | 1988-01-05 | International Business Machines Corporation | Method of forming self-aligned P contact |
-
1988
- 1988-09-09 FR FR8812346A patent/FR2636474B1/fr not_active Expired - Lifetime
-
1989
- 1989-09-06 DE DE68913109T patent/DE68913109T2/de not_active Expired - Fee Related
- 1989-09-06 EP EP89420327A patent/EP0359679B1/fr not_active Expired - Lifetime
- 1989-09-08 JP JP1234509A patent/JP2731602B2/ja not_active Expired - Fee Related
- 1989-09-08 US US07/404,388 patent/US5032534A/en not_active Expired - Lifetime
- 1989-09-08 KR KR1019890013051A patent/KR900005608A/ko not_active Application Discontinuation
Also Published As
| Publication number | Publication date |
|---|---|
| JPH02106976A (ja) | 1990-04-19 |
| EP0359679B1 (fr) | 1994-02-16 |
| DE68913109D1 (de) | 1994-03-24 |
| US5032534A (en) | 1991-07-16 |
| FR2636474B1 (fr) | 1990-11-30 |
| FR2636474A1 (fr) | 1990-03-16 |
| EP0359679A1 (fr) | 1990-03-21 |
| KR900005608A (ko) | 1990-04-14 |
| DE68913109T2 (de) | 1994-10-06 |
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