JP2729202B2 - インタフェース - Google Patents

Description

【発明の詳細な説明】 発明の背景 この発明はプロセッサと周辺装置の間のインターフェ
イスのフィールドに関するものである。特に、この発明
は同期式か非同期式のいずれかであるプロセッサのため
の周辺装置インターフェイスに対するプロセッサのフィ
ールドに関するものである。

今日、種々の制御プログラムを動作するマイクロプロ
セッサが、その用途に必要な種々の機能を行なうために
マイクロプロセッサにより使用される周辺装置チップに
結合される場合には、多くの用途がある。一具体例とし
ては、構内通信ネットワークの用途のための、バスまた
はデータ経路制御器にわたつてデータを転送しかつ受信
するためのUARTがあるであろう。多くの他の周辺装置の
具体例があり、新型の周辺装置が絶えず開始されるであ
ろう。これらマイクロプロセッサの用途では、周辺装置
はマイクロプロセッサクロックに非同期であるそれら自
体のクロックを有する。典型的には、マイクロプロセッ
サは周辺装置に指令とデータを送り、周辺装置からデー
タを読出す。２個の装置が異なるクロックで動作してい
ればこれら読出および書込トランザクションが適当に起
こることを確実にするには、特殊インターフェイス回路
が必要である。この見地および多数周辺装置が同じデー
タバスに接続され得るという事実のせいで、それがいつ
アドレスされているのか、どんな種類のトランザクショ
ンが起こると思われるか、周辺装置はいつ作動可能とな
るか、さらにデータはいつバス上に乗るかを周辺装置に
示すために予め定められた１組のバンドシェイク信号が
必要となる。

他の用途ではそのすべてが同じシステムクロックで動
作する周辺装置に結合される、ビットスライスされた、
マイクロプロセッサアーキテクチャまたはマイクロプロ
グラムされたアーキテクチャが使用される。これらアー
キテクチャでは、制御器は命令を命令バスで周辺装置に
送り、命令可能化信号を周辺装置に送ってその命令のデ
コーディングを可能にする。この周辺装置もまたシステ
ムデータバスに結合され、それもまたマイクロプログラ
ムされたシステムのALUに結合される。これらシステム
では、命令をデコードし、データバスを３状態にし、さ
らに制御器がそこから読出すかまたはそこに書込むこと
を希望する、周辺装置の適当なレジスタまたは他の論理
を可能化するために、周辺装置は特殊インターフェイス
を有していなければならない。

従来、これら２つの型のシステムの各々で周辺装置に
より必要とされるインターフェイスは、クロックに関す
る異なる情況とその２つの場合で異なるトランザクショ
ン方法のせいでデータの転送を同期化するために必要で
ある異なるハンドシェイク信号のせいで、異なったもの
である必要があった。その２つの型のシステムはしばし
ば同じ型の周辺装置を使用する。それゆえ周辺装置の製
造者は同じ機能を果たすが異なるインターフェイスを有
する、２つの異なる型の周辺装置を製造しなければなら
ない。これには余分な経費がかかる。

このように、非同期式および同期式用途の両方で使用
され得る汎用インターフェイスの必要が生じている。

発明の概要 この発明の教示に従って、同期式および非同期式用途
の両方に適する情報交換の汎用インターフェイス装置お
よび方法が提供される。この発明の教示に従ってインタ
ーフェイスは論理AND演算を実施し、非同期式システム
からのデータストローブ信号とチップ選択信号を同期化
し、さらにBMODEと呼ばれる別な信号がそのインターフ
ェイスが非同期式プロセッサを有していることを示す第
１の状態にあるときには、その結合された信号を命令可
能化信号に転換するための回路を含む。同期式プロセッ
サを有するインターフェイスに対しては、この発明の教
示に従った回路は、BMODE信号が同期式プロセッサが接
続されていることを示すと、プロセッサからの命令可能
化信号を周辺装置の内部命令可能化信号としてゲート制
御する。この回路はまた、非同期式または同期式プロセ
ッサのいずれかの周辺装置の読出／書込信号として働く
ように、結合されたデータストローブとチップ選択信号
でプロセッサからの命令バス上の１個の信号をゲート制
御するためのゲートを含む。

好ましい実施例の詳細な説明 第１図はマイクロプログラムされたシステムの形式
の、典型的な同期式アーキテクチャのブロック図を示し
ている。シーケンス20はシクテムクロックバス24上のク
ロック信号に応答してバス22でアドレスを発生する。こ
れらアドレスはマイクロプログラムされたPROMまたはRO
M26へ送られ、そこでこれらはPROM26でそのアドレスに
ストアされた特定のマイクロコード・ワードのアクセス
を引き起こす。典型的にはマイクコード・ワードとは、
そのシステムにユーザが所望する機能を実施させる制御
プログラムをともに含む、連続するマイクロコード・ワ
ードのうちの１ワードのことである。

その制御ワードはPROM26からデータバス28上に現わ
れ、パイプライン・レジスタ30に記憶するためにクロッ
クされる。この制御ワードは複数のフィールドからな
り、各フィールドはそのシステムの周辺装置のうちの１
つのための制御信号か命令フィールドである。第１図の
システムでは、周辺装置、ALU32および総称周辺装置34
が２個だけ示されている。各周辺装置はレジスタ30か
ら、その周辺装置専用でかつレジスタ30にストアされた
制御ワードのいくつかのフィールドから得られる複数個
の制御ビットを搬送する命令バスを介して、その命令を
受信する。ALU32の場合は、命令バス36はレジスタ30に
ストアされた制御ワードのALU命令フィールドのＮビッ
トと同じ２進コードを有するＮビット命令ワードを搬送
する。同様に、周辺装置34は命令バス38で５ビット（典
型的には５ビットであるが、命令ワードは他の数のビッ
トも同様に有し得る）を受信する。

命令ワードは周辺装置に、制御器が所望するトランザ
クションが読出しであるかまたは書込みであるか、およ
び周辺装置のどのレジスタに書込まれるべきか、または
どのレジスタがそのデータをシステムデータバスへと送
るかを知らせる。典型的には、マイクロコード・ワード
は多数の周辺装置を同時に制御する。転送が起こるとき
には２つの異なる周辺装置間で起こり、これら２つの周
辺装置はアドレスされる。或る周辺装置はそのレジスタ
のうちの１つの内容をシステムデータバスに置くように
命令され、別な周辺装置はデータバス上のデータをとっ
てさらにそれをそのレジスタのうちの１つにストアする
ように命じられる。

レジスタ30の別なビットは各周辺装置が命令可能化信
号▲▼（信号名上の−はアクティブ・ロー信号を
示す）を実現するために使用される。命令可能化信号
は、その周辺装置に対する命令バス上の命令がデコード
されて実行されるべきであること、すなわちその周辺装
置がアドレスされるべきであることをその周辺装置に知
らせる信号である。周辺装置34の場合には、この命令可
能化信号はライン40上の信号▲▼１である。ALU
周辺装置32の場合は、その命令可能化信号はライン42上
の信号▲▼２である。

第２図は典型的な周辺装置の内部の詳細と、どのよう
にして命令可能化は内部デコーダを選択しかつそのデコ
ーダ出力を活性化させて、読出されるかまたは書込まれ
るべき、周辺装置の所望の内部レジスタまたは他の論理
を選択するかとを示している。第２図は周辺装置34のよ
うな周辺装置の典型的な内部の詳細として示されてい
る。いずれか特定の周辺装置またはすべての周辺装置一
般の厳密な内部の詳細を表わすことは意図されていな
い。第２図は、この発明の状況を組立てるために、典型
的な同期式のマイクロプログラムされたシステムでのイ
ンターフェイス信号の使用を例示することだけを意図し
ている。周辺装置の典型的な動作は次のとおりである。

その周辺装置内のどのレジスタがアドレスされるべき
かを示す命令が命令バス38に届いて、デコーダ50により
デコードされる。このデコー、ディングは、▲▼
１可能化信号がアクティブ・ローであるときのみ起こ
る。デコーダはバス38上のビットをデコードし、バス52
上の制御信号のうちの１個を活性化する。

バス52は２個の異なり型の信号を含む。バス54上の複
数個の選択信号と２個のみが示されている複数個のレジ
スタの各々に対する個々のロード信号が存在する。共用
システムデータバス56はレジスタのデータ入力すべてに
直接結合され、さらに３状態ゲートおよび多重化システ
ムを介してレジスタのデータ出力すべてに結合される。
ライン58および60上の信号のような個々のロード信号は
それらのそれぞれのレジスタのロード制御入力に結合さ
れる。いずれか特定のロード信号がアクティブである
と、関連レジスタはシステムデータバス56上にあるどん
なデータででもロードされる。他のデータ入力はすべて
高インピーダンスであり、システムバス56にロードしな
い。

SELECT信号バス54上の選択信号はマルチプレクサ58の
選択入力に結合される。マルチプレクサ58のデータ入力
は各レジスタのデータ出力に結合される。各選択入力信
号は、活性化されると、関連データ入力を単一データ出
力62に結合させる。この単一データ出力62は３状態ゲー
ト64を介してシステムデータバス56に結合される。デコ
ーダ50からくるライン66上のREAD信号がアクティブでな
いとき、３状態ゲート64はシステムデータバス56に結合
されるその出力をいつでも高インピーダンス状態に維持
する。選択バス54上の信号のいずれかがアクティブであ
るときには、READはデコーダ50により活性化される。

第３図は、第１図の周辺装置34への典型的な読出また
は書込トランザクションのタイミング図である。簡略に
するために、システムクロックの立上がり端縁のみが示
されている。クロック移行時間t0で、命令バスビットは
読出または書込命令のいずれかの、それらの状態を仮定
する。同じ時間t0で、▲▼１信号はローになり、
それは周辺装置内のデコーダにその命令をデコードさせ
る。また、時間t0またはそれに近い時間で、その周辺装
置に書込まれるべきデータでデータバスが駆動される。
可能化信号がローになると、命令バスワードによりアド
レスされる適当なレジスタロード入力がローにされ、さ
らにデータバス上のデータがレジスタにロードされる。
読出命令の場合、可能化信号がデコーダにその命令をデ
コードさせ、さらにSELECTバス54上の適当な選択信号が
発生されて、周辺装置の適当なレジスタの出力が選択さ
れてデータバスに与えられるようにする。また、可能化
信号はライン66上のREAD信号を活性化して、３状態ゲー
ト64にシステムデータバス56への選択された出力をゲー
ト制御させるようにする。次にこのデータは周辺装置の
どれかまたはデータを受信するよう命令されたシステム
データバスに接続された他のユニットのレジスタにラッ
チされる。この態様の周辺装置情報交換はマイクロプロ
グラムされたシステムの先行技術では公知である。

第４図を参照すると、読出または書込トランザクショ
ンでどの内部レジスタが使用されるべきかを規定するア
ドレス信号を受信するためのポートを有する周辺装置を
用いる、典型的なマイクロプロセッサベースのシステム
が示されている。第４図のシステムでは、マイクロプロ
セッサ70は多重化アドレス／データバス72を有する。他
の実施例では、別個のアドレスおよびデータバスが存在
し得る。第５図は、マイクロプロセッサと多数内部レジ
スタを有する周辺装置74との間の典型的はデータトラン
ザクションのタイミング図である。第４図のシステムの
典型的な動作を説明するために第４図と第５図が一緒に
参照される。

第１図のマイクロプログラムされたシステムと異な
り、第４図のシステムのマイクロプロセッサおよび周辺
装置は別個のクロックで動作する。これは、第１図のシ
ステムの同期式単一クロックサイクル動作と著しく異な
り、第４図のシステムではデータの適当な転送を同期化
するためにハンドシェイクが利用されなければならない
ことを意味する。このハンドシェイクまたはプロトコル
の詳細は第５図に示されている。マイクロプロセッサが
周辺装置の内部レジスタのうちの１つのデータワードを
送ると仮定されたい。その第１段階は、その周辺装置を
アドレスし、かつそれに内部レジスタのうちのどれがデ
ータを受信すべきであるかを知らせることである。第４
図のシステムでは、どのようにしてこれを行なうかとい
うことについての一実施例が示されているが、先行技術
ではこれを行なうことについて少なくとも２つの別な公
知の方法がある。アドレスおよびデータバスが多重化さ
れるので、周辺装置および時間t0で始まるその周辺装置
内の特定のレジスタのアドレスを送るためにまずバス72
が使用される。時間t1で、アドレスラッチ可能化信号AL
Eが活性化される。この信号はアドレスラッチ76のロー
ド入力に結合され、さらにそれにバス72上のアドレスを
ロードさせる。このアドレスは、それがデコードされる
デコーダ78の入力にバス80で結合される。このデコーダ
は周辺装置74のチップ選択入力に結合されるライン82で
チップ選択信号▲▼を活性化する。第４図に示され
る実施例では、バス72上のアドレスが周辺装置74の多数
レジスタのうちのいずれかのアドレスであるならば、デ
コーダはアドレスの最上位ビットをデコードし、この事
実が検出されるであろう。上記の場合であることがわか
ると、デコーダ78が▲▼信号を活性化し、周辺装置
が活性化されであろう。

周辺装置は、その内部レジスタのうちのどれにロード
すべきか、またはどのレジスタがその内容を適当な時間
にデータバス72へと送るかを知らされなければならな
い。これを行なうには少なくとも３つの方法がある。１
つの方法は２サイクルでトランザクションを行なうこと
である。第１のサイクルでは、所望のレジスタの識別が
周辺装置に送られ、ストアされる。第２のサイクルで
は、第１のサイクルで識別されたレジスタがマイクロプ
ロセッサからのデータワードをロードされるかまたは識
別されたレジスタがその内容をデータバス72へと送るか
のいずれかである。第２の方法は、第１のトランザクシ
ョンで第１の内部レジスタが使用され、第２のトランザ
クションで第２の内部レジスタが使用されるように、そ
の周辺装置のレジスタを連続的に循環することである。
この機構はどのレジスタが現在アクティブであるかにつ
いての追跡を続けるために、ソフトウェアまたはハード
ウェアカウンタの使用を必要とする。第４図の実施例で
は、バス80のｎ個の最下位ビットが周辺装置74のポート
に結合され、このバス84上のビットは周辺装置によりデ
コードされ、内部レジスタのうちのどれかアクセスされ
るべきかを決定する。バス80上のアドレスが周辺装置の
内部レジスタのうちのいずれか１つであれば、デコーダ
78は▲▼を活性化する。バス72がアドレスおよびデ
ータ情報で時分割多重化されるというだけの理由で、ア
ドレスラッチ76が必要とされる。別個のアドレスバスが
存在するならば、アドレスラッチ76は不必要である。

トランザクションは次のように完結される。ALEが活
性化されて時間t1でアドレスをラッチすると、マイクロ
プロセッサもR/信号を適当な状態に活性化し、所望の
トランザクションが読出されるのかそれとも書込まれる
のかを示す。第５図は書込トランザクションを示してい
るが、読出トランザクションも同様である。次にアドレ
スがデコードされ、チップ選択▲▼が時間t2でロー
になる。マイクロプロセッサが次に時間t3で示されるよ
うに、書込まれるデータでデータバス72を駆動する。そ
の後すぐに、▲▼は90で示されるように、マイクロ
プロセッサによりローにされる。データストローブの活
性化は、バス84上のビットパターンか、または上で説明
された他の方法のいずれかにより示されたレジスタのい
ずれかにより、周辺装置74がマイクロプロセッサにより
示された内部レジスタへとデータをラッチするようにす
る。

データのラッチングは周辺装置により▲▼
信号を活性化する。これはデータが受信されたことをマ
イクロプロセッサに示し、そのためマイクロプロセッサ
は92で示されるように、データストローブ信号▲▼
を非活性化する。これは、94で示されるように▲
▼信号を非活性化し、かつマイクロプロセッサにデ
ータバス72からデータを除去させる。

市場に出ているシステムおよび周辺装置の雑多な特性
のせいで、それぞれマイクロプログラムされたシステム
およびマイクロプロセッサシステムの同期式および非同
期式需要の両方に役立ち得る、プロセッサ周辺装置イン
ターフェイスが必要になっている。明らかに、ピンと信
号が異なるが、ネーミング協定が採用されるのを認める
機能の重複があり、またそれが同期式モードで動作され
るべきかそれとも非同期式モードで動作されるべきかを
インターフェイスに示す単一信号を加えた汎用インター
フェイスによる信号の共用がある。この発明の教示に従
ったインターフェイスで使用される信号間の対応は次の
とおりである。

マイクロプログ マイクロプロセッサ非同期式 ラム同期式 INST0−Ｎ ＝A0−AN（バス84上のＮ個のLSB） ▲▼ ＝▲▼ INSTのMSB ＝Ｎ＝４のR/、すなわちR/W 信号はINSTビット４である。

必要でない▲▼ 必要でないREADY BMODE この発明のインターフェイスのこれら信号の規定は、
INST0−Ｎが命令バスであることである。これらビット
は周辺装置でデコードされ、内部レジスタを選択するか
または或る一定の機能を実施する。読出および書込命令
の数が等しければ、INST4はR/ピンと等しくなり得
て、さらにINST0−３は内部レジスタを選択し得る。▲
▼は命令が実行されるようにする可能化ピンであ
る。それはチップ選択信号に等しい。このインターフェ
イスを用いるマイクロプロセッサからの▲▼信号は
このインターフェイスに直接接続され得る。マイクロプ
ログラムされたシステムの場合は、▲▼は論理０レ
ベルに外部からまたは永久的に配線された▲▼ラ
インに接続され得る。データが適当にストローブされる
と、データを送って転送が完了しているという信号を出
す周辺装置からマイクロプロセッサへの▲▼
がアクティブになる。同期式システムではそれは必要で
はない。BMODE信号は、ハイのときには、プロセッサが
周辺装置と同期して動作することを示す。この信号がロ
ーであるとき、プロセッサは非同期で動作する。ピンの
変わりに指令レジスタビットが使用され得る。

第６図は、このインターフェイスを用いる周辺装置が
同期式または非同期式プロセッサのいずれかとデータ交
換をすることを可能にする、この発明の周辺装置インタ
ーフェイスの論理の論理図である。第７図は、第６図の
インターフェイスの動作を説明するタイミング図であ
る。第６図と第７図を一緒に参照すると、第６図のイン
ターフェイスの動作がわかるであろう。

このインターフェイスは非同期式プロセッサが用いら
れる構成のためのクロック同期化のプロセスを実施する
のに役立つ。ライン100および12上の信号▲▼およ
び▲▼の両方がアクティブ・ローになり、この特定
の周辺装置がアドレスされていることおよびデータバス
上のデータが有効であることを示すと、このプロセスは
開始される。インバータ104および106は信号を反転さ
せ、さらにANDゲート108は第１のフリップフロップ110
のＤ入力をハイにすることにより収束（convergence）
の信号を出す。この事象はライン114でPCLK信号の次の
上向きの移行でＱ出力をセットする。フリップフロップ
110のＱ出力は、準安定状態を回避するためにPCLK信号
の次の上向きの移行にその事象を再クロックする、第２
のフリップフロップ112のＤ入力に結合される。

インバータ118およびANDゲート120と結合される第３
のフリップフロップ116はライン122上の立上がり端縁で
パルスを発生する同期式ワンショットとして働く。この
パルス幅はフリップフロップを介する遅延にインバータ
118およびゲート120を介する遅延を加え、さらにライン
122上の立上がり端縁とPCLKの次の立上がり端縁との間
の何らかの遅延を加えたものに等しい。ゲート120から
出力されたライン122上のパルスは、INST0−４バス124
でエンコードされた命令のデコーディングを可能にする
周辺装置の▲▼信号として働く。ライン127上のB
MODE信号は、非同期式プロセッサを伴った動作を示すロ
ーでなければならない。BMODE信号がローであるとき
は、マルチプレクサ126はライン122上で信号を選択し、
信号INSTENとしてライン128に結合しなければならな
い。この信号はバス124上の命令をデコードしたデコー
ダ130の出力をゲート制御するANDゲートの各々の１入力
に結合される。このようにINSTENがハイであると、デコ
ードされた命令はバス132上へ送り出され、その命令に
より制御される周辺装置の回路へ至る。したがって信号
▲▼を発生する同期式マイクロプログラムされた
システムで動作するよう設計されている周辺装置は、▲
▼は発生しないが▲▼および▲▼信号を
発生する非同期式マイクロプロセッサで動作するように
され得る。

周辺装置が同期式マイクロプロセッサに結合されるよ
う設計されているときには、ライン134でマルチプレク
サ126に信号を選択させるBMODE信号はハイである。▲
▼および▲▼の双方がアクティブであるときには
ライン134はハイになる。ライン134がハイになりかつBM
ODEがマルチプレクサ126にライン134を選択させると、I
NSTENはハイになる。これは、バス136上のINST0−３ビ
ットに関する命令がデコードされかつデコーダ130の出
力でANDゲートを通過し、バス132を介して周辺装置の論
理に至るようにする。これは通常の同期式動作に相当す
る。もちろん▲▼および▲▼信号は第６図の回
路によりゲート制御されかつ誘導されるとそれらの普通
の機能を果たす。

R/信号は非同期式動作に必要とされるので、INST4
はそれをライン138で別個に分割することによりこの信
号として使用される。この信号はANDゲート140でライン
134上の信号とともにゲート制御され、ライン142にDBEN
信号を生じる。周辺装置が選択され、▲▼がアクテ
ィブであるときには、これはデータバスがマイクロプロ
セッサからのデータで駆動されているかまたはマイクロ
プロセッサがデータを受信する作動が可能であることを
示す。次にデータバスはライン138上の信号の状態に従
って周辺装置により処理される。そのトランザクション
が読出しであるならば、ライン138上の信号はライン142
上の信号と同様ハイになるであろう。これは、データバ
ス３状態駆動装置144にバス146のDBOUT15−０ライン上
のデータでデータバスラインDB15−０を駆動させる。そ
のトランザクションが書込みであるならば、バス受信機
148がデータバス150上のデータで周辺装置内のデータバ
スDBIN15−０を駆動する。３状態バス駆動装置144は高
インピーダンス状態になり、それにより周辺装置のデー
タレジスタのデータ出力をデータバス150から分離す
る。

マイクロプロセッサに伝送するために周辺装置により
生じられる非同期式動作に必要な、周辺装置がデータを
受信したことを示す▲▼信号がインバータ11
8の出力から周辺装置インターフェイスにより生じられ
る。第７図のタイミング図からわかるように、▲▼
信号がローになると、いくらかの伝搬遅延後に▲
▼信号がローになる。▲▼信号がマイク
ロプロセッサにより受信されると、第７図に152で示さ
れるように▲▼信号はマイクロプロセッサにより非
活性化される。これは、▲▼の論理１への変化がラ
イン134上の信号をローにし、それにより第６図のすべ
てのフリップフロップをクリアにした後で、▲
▼信号を再び154でハイにする。

ゲート156は、チップ選択信号をデコードする際の変
則により間違った周辺装置がそれのために意図されたの
ではないデータでクロックすることを防ぐように働く。
時には、アドレスバスからのチップ選択信号▲▼
（示されていない）をデコードする周辺装置の外のデコ
ーダが▲▼信号をデコードするのが遅く、▲▼
信号がローになった後まで最終結果が起こらないことも
ある。この状態はインターバル160として第７図で破線
で示されている。このインターバルの間、デコーダがそ
の最終結果に至るまでずっと動作すると、チップ選択信
号▲▼は上および下向きになり得る。▲▼信号
がローであるときには▲▼信号が162でローになる
ことがあり得る。そのアドレスのデコーディングの最終
結果が164で示されるようになり、そのアドレスが周辺
装置のアドレスではないこともあり得る。こういうこと
が起これば、それのために意図されたのではない周辺装
置へデータがクロックされるであろう。こういうことが
起こるのを防ぐために、ゲート156が使用される。この
ゲートの目的は、２クロックサイクル後にライン134上
の信号の状態がなお存続していなければ、２個のフリッ
プフロップ110および112を介してフリップフロップ116
へ入るライン134上の信号のクロッキングを阻止するこ
とである。すなわち、▲▼および▲▼の双方が
ローになれば、ライン134上の信号がハイになる。この
論理１は次のクロックパルスでフリップフロップ110へ
クロックされ、第２の連続クロックサイクルでフリップ
フロップ112へクロックされる。しかしながら、第７図
の移行162の後でライン172上の信号が第３の連続クロッ
クパルスで論理１でなければ、ANDゲート156はフリップ
フロップ112の出力で信号のフリップフロップ116へのク
ロッキングを妨げるであろう。

第７図はINSTEN信号と▲▼信号の相関的な持続時
間を例示している。この図はINSTENが▲▼よりずっ
と短いことを示している。これは、INSTEN信号が、デー
タバスを駆動するレジスタを可能化するよりもずっと長
く有効であるように、データが周辺装置によりデータバ
スで駆動されることをマイクロプロセッサが期待してい
ることを示している。マイクロプロセッサがデータを読
出す作動が可能であるときにマイクロプロセッサに読出
されているデータがまだそこにあることを確実にするた
めに、パイプラインレジスタまたは記憶レジスタ166が
読出経路に設けられる。このレジスタは、INSTENがアド
レス指定されているレジスタを可能化するときは、常に
可能化されかつバス146で駆動されるデータをラッチす
る。次にこのデータは保存され、INSTENがイナクティブ
になった後でもまだ主データバス150上へ行くためにデ
ータバス146上に存在する。

第８図を参照すると、BMODEがローであるときの、非
同期式プロセッサの書込サイクルのタイミング図が示さ
れている。マイクロプロセッサを駆動するシステムクロ
ックが周辺装置クロック信号PCLKの約1/2の速度であっ
ても、読出サイクルはライン142の接続とパイプライン
レジスタの動作のせいで起こり得ることに注目された
い。すなわち、パイプラインレジスタはアドレスされた
レジスタ（示されていない）によりバス146へ駆動され
るデータをラッチする。INSTENが真であるPCLKの単一サ
イクルのみの間レジスタがINSTENにより可能化されたと
しても、これは真である。一方、データが有効であると
マイクロプロセッサが期待している全時間、すなわち▲
▼信号がアクティブである全時間の間、▲▼信
号はバス146をバス150に接続したままにしておく。全デ
ータ読出期間の間▲▼および▲▼の双方がロー
であるので後者の事実は真であり、そのためライン134/
172は全データ読出期間の間ハイである。通常通り、INS
T4が全データ読出期間の間ハイであるならば、ゲート14
0は全データ読出期間の間ライン142を介してバスドライ
バ144を非３状態の状態にするであろう。第８図および
第９図は、第６図に示されるインターフェイスが同期式
または非同期式システムのいずれを用いても読出または
書込サイクルの間使用され得ることを明確に示してい
る。第８図のREADY信号の▲▼との順序付けと、そ
のタイミングと第５図に示されるタイミングとの対応に
注目されたい。

第10図および第11図は、第６図に示されるインターフ
ェイスを有する周辺装置がどのようにして非同期式マイ
クロプロセッサシステムと同期式マイクロプログラムさ
れたシステムに取付けられ得るかを示している。インタ
ーフェイスが２つの異なる形状で動作するのに必要な、
必要電圧条件のこれらの図には、２つの異なる形状のBM
ODEのクロックおよび▲▼信号の種々の関係が示さ
れている。

この発明はここに開示された好ましい実施例に関して
開示されているけれども、当業者はこの発明の精神およ
び範囲から逸脱することなしになされ得る種々の修正を
認めるであろう。そのような修正はすべて前掲の特許請
求の範囲の範囲内に含まれることが意図されている。

【図面の簡単な説明】

第１図は典型的なマイクロプログラムされた同期式プロ
セッサ周辺装置システムの論理図である。 第２図はこの発明で使用される典型的な周辺装置内の論
理の論理図である。 第３図は第１図のシステムでの典型的なデータ交換動作
のタイミング図である。 第４図は典型的な非同期式プロセッサ周辺装置インター
フェイスの論理図である。 第５図は第４図のシステムでの典型的なデータ交換のタ
イミング図である。 第６図はこの発明の教示に従って汎用インターフェイス
の論理図である。 第７図は第６図のインターフェイスを使用するプロセッ
サおよび周辺装置間のデータ交換のタイミング図であ
る。 第８図は非同期式プロセッサを用いたトランザクション
の読出および書込サイクルタイミングのタイミング図で
ある。 第９図は同期式プロセッサを用いた読出および書込トラ
ンザクションのタイミング図である。 第10図は非同期式プロセッサへのインターフェイスの接
続の接続図である。 第11図は同期式プロセッサへのインターフェイスの接続
の接続図である。 図において、34は周辺装置、108はANDゲート、110は第
１のフリップフロップ、112は第２のフリップフロッ
プ、116は第３のフリップフロップ、120および140はAND
ゲートである。

───────────────────────────────────────────────────── フロントページの続き (72)発明者 ヴェンカトラーマン・アイエール アメリカ合衆国、カリフォルニア州、バ ークレー ビューヌ・ヴィスタ・ウェ イ、2600 (56)参考文献 特開 昭60−73774（ＪＰ，Ａ)

Claims (8)

(57)【特許請求の範囲】
1. 【請求項１】周辺装置が同期式または非同期式システム
   のいずれとも通信するのを可能にするインタフェースで
   あって、 前記非同期システムからのデータストローブ信号および
   チップ選択信号を結合しかつ同期化する結合同期化手段
   と、 モード信号が第１の状態にあるとき前記結合されかつ同
   期化された信号を前記周辺装置の内部命令可能化信号と
   して選択し、前記モード信号が第２の状態にあるとき前
   記同期式システムからの命令可能化信号を前記周辺装置
   の内部命令可能化信号として選択する選択手段と 前記結合されたデータストローブ信号およびチップ選択
   信号とともに前記同期式または非同期システムのいずれ
   かからの命令バス上の１つの信号を前記周辺装置の読出
   ／書込制御信号として供給するゲート制御手段とを含
   む、インタフェース。
2. 【請求項２】前記結合同期化手段は、 第１のインバータを介して前記チップ選択信号を受信す
   るように結合された第１の入力と、第２のインバータを
   介して前記データストローブ信号を受信するように結合
   された第２の入力と、出力とを有する第１のANDゲート
   と、 前記第１のANDゲートの出力に結合され、前記結合され
   た信号を前記周辺装置によって使用されるクロック信号
   と同期化し、さらに出力を有する同期化手段と、 前記同期化手段の出力に結合され、前記結合されかつ同
   期化されたデータストローブ信号およびチップ選択信号
   をパルスに変換する変換手段とを含み、 前記選択手段は、前記パルスを受信するように結合さ
   れ、前記モード信号が前記第１の状態にあるとき前記パ
   ルスを前記周辺装置の内部命令可能化信号として使用す
   る、請求項１に記載のインタフェース。
3. 【請求項３】前記選択手段は、前記パルスを受信するよ
   うに結合された第１の入力と、前記第１のANDゲートの
   出力に結合された第２の入力と、前記モード信号が入力
   される選択入力と、前記周辺装置の前記命令可能化信号
   が出力される出力とを有するマルチプレクサからなる、
   請求項２に記載のインタフェース。
4. 【請求項４】前記同期化手段は、 前記第１のANDゲートの前記出力に結合されたＤ入力
   と、前記周辺装置の前記クロック信号を受信するように
   結合されたクロック入力とを有する第１のＤ型フリップ
   フロップと、 前記第１のＤ型フリップフロップのＱ出力に結合された
   Ｄ入力と、前記周辺装置の前記クロック信号を受信する
   ように結合されたクロック入力とを有する第２のＤ型フ
   リップフロップとを含み、 前記第２のＤ型フリップフロップのＱ出力が前記結合さ
   れかつ同期化されたデータストローブ信号およびチップ
   選択信号であり、 前記第１および第２のＤ型フリップフロップはともに前
   記第１のANDゲートの出力に結合されたクリア入力を有
   する、請求項２に記載のインタフェース。
5. 【請求項５】前記変換手段は、 前記結合されかつ同期化されたデータストローブ信号お
   よびチップ選択信号を受信するように結合されたＤ入力
   と、前記周辺装置の前記クロック信号を受信するように
   結合されたクロック入力と、前記第１のANDゲートの出
   力に結合されたクリア入力とを有する第３のＤ型フリッ
   プフロップと、 前記第３のＤ型フリップフロップのＱ出力に結合された
   第１の入力と、前記第３のＤ型フリップフロップのＤ入
   力に結合された第２の入力とを有する第２のANDゲート
   とを含む、請求項２に記載のインタフェース。
6. 【請求項６】前記選択手段は、前記第３のＤ型フリップ
   フロップの出力に結合された第１の入力と、前記第１の
   ANDゲートの出力に結合された第２の入力と、前記モー
   ド信号を受信するように結合された選択入力とを有する
   マルチプレクサからなる、請求項５に記載のインタフェ
   ース。
7. 【請求項７】非同期式システムからのデータストローブ
   信号およびチップ選択信号を周辺装置のクロックに結合
   しかつ同期化し、前記結合しかつ同期化された信号を、
   デコードされた命令をゲート制御して前記周辺装置の論
   理へ送る際に前記周辺装置によって使用されるための命
   令可能化信号に変換するか、または前記周辺装置と同じ
   クロックで動作している同期式システムからの命令可能
   化信号を前記周辺装置の前記内部命令可能化信号として
   ゲート制御して通るための手段と、 前記結合されたデータストローブ信号およびチップ選択
   信号とともに、前記周辺装置に結合されるシステムに結
   合するための命令バス上の１つの信号の論理積をとり、
   さらに前記システムと通信するために前記周辺装置によ
   って使用されるデータバスへの前記周辺装置のアクセス
   を制御するために前記周辺装置の読出／書込制御信号と
   してその論理積をとられた信号を使用するための手段と
   を含む、インタフェース。
8. 【請求項８】チップ選択信号とデータストローブ信号を
   反転しかつその理論積をとり、さらに第１の出力で結合
   された信号を供給するための手段と、 前記第１の出力に結合され、前記結合された信号を周辺
   装置のクロック信号に同期化し、準安定状態が生じると
   いう可能性を減じ、さらに第２の出力で前記同期化され
   た信号を供給するための手段と、 前記第２の出力に結合され、前記周辺装置で命令可能化
   パルスとして使用するために前記同期化された信号をパ
   ルスに変換し、かつ第３の出力でそのパルスを供給する
   ための手段と、 前記第３の出力に結合された第１の入力と、前記第１の
   出力に結合された第２の入力と、前記周辺装置が同期式
   システムで動作しているかそれとも非同期システムで動
   作しているかを示す２進状態を有するモード信号を受信
   するための選択入力と、さらにいずれかのモードの動作
   のための命令可能化信号が現われる命令可能化出力とを
   有するマルチプレクサ手段と、 前記第１の出力での信号と前記周辺装置の命令バス入力
   からの信号との論理積をとり、その論理積を前記周辺装
   置の読出／書込制御信号として用いるための手段とを含
   む、インタフェース。