JP2726374B2 - 低電圧行列アドレス信号が更に高い画素の励起電圧を制御するフラット・パネル表示装置 - Google Patents

低電圧行列アドレス信号が更に高い画素の励起電圧を制御するフラット・パネル表示装置

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Description

【発明の詳細な説明】
【０００１】
【産業上の利用分野】本発明はフラット・パネル表示装
置に関するもので、更に詳細には、高い画素励起電圧を
切り換えねばならないマトリックス・アドレス可能なフ
ラット・パネル表示装置に関するものである。本発明に
依れば、更に高い画素励起電圧と併せて慣用的なＣＭＯ
Ｓ，ＮＭＯＳ又は他の標準的な集積回路論理レベルと比
肩し得る行と列の信号電圧が可能になる。
【０００２】
【従来の技術】可視情報の表示に対しては半世紀以上に
渡り陰極線官（ＣＲＴ）が主たる装置であった。ＣＲＴ
はその半世紀に渡り色、明るさ、コントラスト及び解像
度の点で顕著な表示特性を与えられて来ているが、ＣＲ
Ｔは比較的嵩高であり、電力を消費する。携帯型コンピ
ューターの出現により軽量でコンパクトで且つ電力効率
の高い表示装置に対する熱烈な要求が生まれて来てい
る。現在、液晶表示装置については、ラップ・トップ型
コンピューターに対してほぼ汎用的に使用されている
が、ＣＲＴと比較するとコントラストの点で劣り、或る
限定された範囲の視野角度のみが可能であり、カラー・
バージョンの場合、液晶表示装置は広く一般になされて
いるバッテリー作動と両立しない割合にて電力を消費す
る。その上、カラー・スクリーンはスクリーン寸法が等
しいＣＲＴの場合より遙にコスト高になる傾向がある。
【０００３】
【発明が解決しようとする課題】液晶表示装置の諸種の
欠点の結果、薄膜電界放出表示技術が産業界から受ける
関心の高さが増加している。こうした技術を利用してい
るフラット・パネル表示装置においては、燐ルミネッセ
ント・スクリーンと組み合わせた先の尖った薄膜冷電界
放出陰極のマトリックス・アドレス可能アレイが採用し
てある。 １９５０年代に入って電界放出現象が発見さ
れたが、ＳＲＩインターナショナル社のチャールズ・Ａ
・スピントといった多くの個人が行った広範囲な研究に
よりこの技術は廉価、低電力、高解像度、高コントラス
トでフル・カラーのフラット表示装置の製造における使
用に対しての見込みが約束されるような程度迄改善あれ
て来ている。しかしながら、この技術を成功裏商業化す
るためには果たさねばならない課題が多く残っている。
【０００４】現代のマトリックス・アドレス可能な電界
放出表示装置の設計に関連して多くの問題点がある。列
信号がグリッド内の単一導電性片体を励起する一方、行
信号がエミッター・ベース電極内の導電性片体を励起す
るような表示装置が今日迄構成されて来ている。励起さ
れた列と励起された行の交差部においては、電界放出を
誘引するのに十分なグリッド対エミッター電圧差が存在
して燐光スクリーン上の組み合っている燐の発光を生ぜ
しめる。こうした現在の技術を表している図１において
３個のグリッド片体１１Ａ，１１Ｂ及び１１Ｃはエミッ
ター・ベース電極（行）片体１１Ａ，１１Ｂ及び１１Ｃ
のトリオと正確に交差する。この図示内容において、各
行列交差（表示装置内の単一画素と等しい）には１６個
の電界放出陰極（本明細書では「エミッター」とも称す
る）１３が含まれている。現実的には、この画素あたり
のエミッター・チップの個数は著しく変化する。各エミ
ッター・チップのチップはグリッド片体孔１４で包囲さ
れている。電界放出を生じさせるには行導電体と列導電
体の間の電位差は少なくとも十分な電界放出レベルをも
たらす電圧と等しくなければならない。電界放出強度は
多数の因子に対する依存性が高く、その最も重要な因子
は陰極エミッター・チップの鋭さとチップにおける電界
強度である。フラット・パネル表示装置の作動に適した
電界放出レベルは８０Ｖ程度の低いエミッター対グリッ
ド電圧にて達成されたが（この数値はエミッター構造の
設計と組み立てにおける改善が原因で将来的には減少す
ることが期待されており）、放出電圧はおそらく標準的
なＣＭＯＳ，ＮＭＯＳ及びＴＴＬ「１」レベルである５
Ｖ以上にとどまろう。従って、電界放出閾値電圧が８０
Ｖであれば、行のラインと列のラインは８０Ｖの交差電
圧差をもたらすべく０Ｖと＋４０Ｖ又はー４０Ｖの間の
切替えをなすべく設計されることが最もあり得る。従っ
て、これらの行と列のラインが励起される際高電圧切替
えを実施することが必要となろう。こうした高電圧を切
り換えるドライバーを作成する問題が存在するだけでな
く、行ラインと列ラインの接続を成す容量性接続が原因
で不必要な電力消費という問題がある。即ち、これらの
ライン上での電圧が高くなればなる程表示装置を駆動す
るのに要求される電力が高くなる。
【０００５】高電圧スイッチングという問題に加えて、
エミッター対グリッド短絡の可能性があることから、孔
型表示装置は低い歩留りと低い信頼性が問題となる。こ
うした短絡は全体のアレイ内のエミッターとグリッドの
間の電圧差に影響を及ぼし、電源が電界放出を誘引する
のに十分な電圧差を維持出来ないような多くの電力を消
費するか又はアレイの一部分が実際に溶けるような大量
の熱を発生することにより全体のアレイを使用不能状態
にする。
【０００６】必要とされることは高電圧スイッチングの
問題を克服し、エミッター対グリッドの短絡問題を改善
し且つ表示装置の電力消費を低減化する新形式の電界放
出表示構造である。
【０００７】
【課題を解決するための手段】本発明は標準的なＣＭＯ
Ｓ，ＮＭＯＳ又は他の集積回路論理レベルと互換性のあ
る低信号電圧で高い画素励起電圧を切り換える技術を提
供する。この技術は電界放出を誘引するのに要求される
必然的に高くなるグリッド対エミッター電圧差を制御す
る目的で開発されたが、この技術は高い画素励起電圧を
切替えねばならない全てのマトリックス・アドレス可能
表示装置（例えば、真空蛍光表示装置、エレクトロ・ル
ミネッセンス表示装置又はプラズマ型表示装置等）に使
用可能である。しかしながら、電界放出表示装置が他の
形式の表示装置以上に備えている潜在的利点が在るた
め、本発明では電界放出表示装置の関係において説明す
る。
【０００８】行と列を直接陰極アレイに結合する代わり
に、これらの行と列は直列に接続された電界効果型トラ
ンジスター（ＦＥＴ）の少なくとも１セットにおいてゲ
ート処理する目的で使用され、各対は導電状態の際、電
界放出を誘引すべくグリッドに与えられる一定電位差に
対して十分低い電位差に単一エミッター・ノードのベー
ス電極を接続する。表示装置内の各行列交差部（即ち、
画素）は製造の歩留りと製品の信頼性を改善する目的か
ら多数のエミッター・ノードを含むことが出来る。好適
実施態様において、アレイのグリッドはエミッターが接
地電位差にある際信頼出来る電界放出と一致する一定電
位差（ＶFE）に保持される。個々のベース電極は当該エ
ミッター・ノードと組み合っている行ラインと列ライン
両者に信号電圧を提供することにより一対の直列接続さ
れた電界効果型トランジスターを通じて接地接続され
る。直列接続されたＦＥＴの一方のＦＥＴは行ライン上
の信号によりゲート処理され、他方のＦＥＴは列ライン
上の信号によりゲート処理される。明瞭化の問題とし
て、本発明の特定の１実施態様においては各画素は多数
のエミッター・ノードを含み、各エミッター・ノードは
多数の陰極エミッターを含む。従って、各行列交差部は
直列接続されたＦＥＴの多数の対を制御し、各対は多数
のエミッターを含む単一エミッター・ノードを制御す
る。
【０００９】１実施態様において、グリッドは各エミッ
ター・ベースから絶縁されている。画素は直列接続され
たＦＥＴのいずれか一方又は両方をスイッチ・オフする
ことによりスイッチ・オフされる（即ち、非放出状態に
設置される）。ＦＥＴの少なくとも一方のＦＥＴは非導
通状態になった時点（即ち、ゲート電圧ＶGSがデバイス
の閾値電圧ＶT を下回る）より電子はベースとグリッド
の間の電圧差が放出閾値電圧を丁度下回る迄この画素に
対応するエミッター・チップから放出される。
【００１０】本発明の他の実施態様においては、各エミ
ッター・ベース・ノードは電流制限電界効果型トランジ
スターを通じてグリッドに接続され、このトランジスタ
ーは連続する低電流路を提供し、ＶT の閾値電圧を有し
ている。従って、ベースが通常ＶGRIDーＶT の電位差に
ある状態でグリッドと各エミッターの間の電圧差（通常
は１Ｖ以下）は電界放出を生ぜしめるのに不十分であ
る。しかしながら、行と列の交差部における直列に接続
された二重ＦＥＴで制御される接地路を通じてエミッタ
ー・ベースがアース接続される場合、電界放出が生じ
る。接地路を励起状態にする目的から行と列のＦＥＴは
同時にオンでなければならない。（即ち、各ＦＥＴのゲ
ート電圧はデバイスの閾値電圧より高くなければならな
い。） 要求があれば、各エミッター・ベース・ノード
をグリッドに接続する目的から電流制限トランジスター
を使用することで一層正確なスイッチング・タイミング
が得られる。
【００１１】本発明の更に他の実施態様においては、電
流調整抵抗が各対の直列に接続された低電圧スイッチン
グＭＯＳＦＥＴと直列に設定される。今迄説明した如
く、各ＭＯＳＦＥＴの対は１個以上の電界エミッター・
チップを含むエミッター・ノードをアースに接続する。
抵抗は直接アース・バスに接続され且つエミッター・ノ
ードから最も遠いＭＯＳＦＥＴのソースに接続される。
電流調整抵抗を直接アース・バスに接続することにより
陰極電圧とは無関係の安定した電流値が広範囲の陰極電
圧にわたり達成される。
【００１２】本発明の更に他の実施態様においては、各
エミッター・ベース・ノードに対して二重の直列接続Ｆ
ＥＴを通る電流路にはそのエミッター・ノード内にベー
ス対エミッター短絡が存在していれば検査中に溶断する
可融性リンクが含まれ、こうして歩留りの改善とアレイ
の電力消費を最低にする目的からアレイの残りの部分か
らその短絡されたノードを隔離させる。当該画素内の他
の機能ノードが動作し続ける。その上、逆に放出電流を
調整する接地路内のいずれかのＦＥＴのゲート電圧を変
えることにより明るさの制御を達成する事が出来る。
【００１３】本発明の全ての実施態様に対して電流は少
なくとも１個のエミッター電極接地路内の直列に接続さ
れたＦＥＴを通じて各画素に対して調整される。この特
徴は全体の表示装置に対する明るさの均一性を改善す
る。明るさのレベル制御はこれらのＦＥＴ上のゲート電
圧を変えることにより容易に実施される。その上、低電
圧、画素レベル・スイチイングは表示装置の作動速度を
高める。表示装置の行ラインが励起され、全ての列が同
時に励起される構造を使用することにより、グレイスケ
ーリングは行ラインの励起期間中、各列信号のヂュティ
・サイクルを変えることにより実行可能である。
【００１４】
【実施例】ここで図２を参照すると、新しい電界放出表
示構造内での単一の第１実施態様のエミッター・ノード
はアレイ全体を通じて連続的で一定電位差ＶGRIDに維持
されている導電性グリッド（これは又、第１画素素子と
も称する）２１を特徴としている。アレイ内の各画素素
子はエミッター・グループにより点滅される。製品の信
頼性及び製造歩留りを高める目的から各エミッター・グ
ループは多数のエミッター・ノードを含み、各ノードは
多数の電界放出陰極（これは又「電界エミッター」又は
「エミッター」とも称する）を含む。図２で表された単
一エミッター・ノードはエミッター（２２Ａ，２２Ｂ，
２２Ｃ）を３個のみ有しているが、実際の個数はこれよ
り多くすることが出来る。エミッターたる電界放出陰極
２２はそれぞれ単一エミッター・ノードのエミッターの
みに共通しているエミッター・ベース電極２３に接続さ
れている。エミッター及びベース電極の組み合わせは
又、本明細書では第２画素素子と称する。
【００１５】図２に表された構造的な実施態様に対して
エミッター・ベース電極２３はグリッド２１から絶縁さ
れている。電界放出を誘引する目的からエミッター・ベ
ース電極２３が一対の直列に接続された電界効果型トラ
ンジスターＱC,ＱR を通じてアース接続される。電界効
果型トランジスターＱC は列ライン信号ＳC によりゲー
ト処理され、一方、電界効果型トランジスターＱR は行
ライン信号ＳR によりゲート処理される。ＣＭＯＳ，Ｎ
ＭＯＳ，ＴＴＬ及び他の集積回路に対する標準的な論理
信号電圧は全体的に５Ｖ以下であり、列ライン信号と行
ライン信号両者に対して使用可能である。注目すべき点
は電界効果型トランジスターＱC を２個以上の直列に接
続されたＦＥＴと置換出来ることであり、これらのＦＥ
Ｔは全て同じ列ラインでゲート処理される。同様に、電
界効果型トランジスターＱR は２個以上の直列に接続さ
れたＦＥＴと置換出来、これらのＦＥＴは全て同じ行ラ
インでゲート処理される。同様に、他の制御論理ゲート
処理されるＦＥＴは任意に各接地路内にて直列に追加出
来る。画素は直列に接続されたＦＥＴ（ＱC,ＱR ）のい
ずれか一方又は両者をスイッチ・オフすることによりス
イッチ・オフされる（即ち、非放出状態に接地され
る）。ＦＥＴの少なくとも１つのＦＥＴが非導電状態に
なる時点から（即ち、ゲート電圧ＶGSがデバイス閾値Ｖ
T を下回って降下する）、ベースとグリッドの間の電圧
差が放出閾値電圧を丁度下回る迄当該画素に対応するエ
ミッター・チップから電子が排出される。
【００１６】ここで図３を参照すると、第２実施態様の
エミッター・ノードは機能上及び構造上、図２の第１実
施態様のエミッター・ノードと類似している。主たる相
違点はエミッター・ベース電極２３がＶT の閾値電圧を
有する電流制限Ｎチャネル電界降下型トランジスターＱ
L を通じてグリッド２１に接続される点にある。トラン
ジスターＱL のドレンとゲートは直接グリッド２１に接
続される。トランジスターＱL のチャネルはエミッター
・ベース電極２３及びその組み合っているエミッターた
る電界放出陰極２２Ａ，２２Ｂ，２２Ｃを適切なグレイ
・スケール解像度を確実にするのに十分な割合にて実質
的にＶGRIDーＶT と等しい電位差へ回復させるのに必要
な値にのみ電流が制限されるような寸法である。
【００１７】ここで図４を参照すると、図２に示された
如き単一の第１実施態様のエミッター・ノードが一対の
直列に接続された電界降下型トランジスターＱC,ＱR 及
び電流調整抵抗Ｒを通じてアースに接続されている。抵
抗Ｒは電界降下型トランジスターＱR のソースとアース
の間に配設してある。グリッド電圧が２０Ｖ以上である
同様の事例において、グリッド２１に最も近いＭＯＳＦ
ＥＴ（本例の場合、ＭＯＳＦＥＴ ＱC ）は陰極対基材
の破壊を防止するため高電圧デバイスでなければならな
い。こうした高電圧トランジスターの破壊要件はエミッ
ター・ノードの電圧スイングに依存する。
【００１８】ここで図２、図３および図４を参照する
と、可融性リンクＦＬがエミッター・ベース電極２３か
らアースへ電界効果型トランジスターＱC,ＱR を通じて
アースにいたる引き下げ電流と直列に設定される。可融
性リンクＦＬはそのエミッター・グループ内にベース対
エミッターの短絡が存在していれば検査中に溶断し、こ
うして歩留りの改善とアレイの電力消費を最低にする目
的からアレイの残りの部分からその短絡されているグル
ープを隔離出来る。電流路内の可融性リンクＦＬの位置
は回路の観点からは取るに足りないものであることに注
意すべきである。即ち、可融性リンクはそれが電界効果
型トランジスターＱC,ＱR の間、図２に実際に示されて
いる如きエミッター・ベース電極２３とアース接続され
ているトランジスターの対の間又はアースとそのアース
接続されているトランジスターの対の間に位置付けてあ
るか否かに応じて短絡ノードを隔離する目的を達成す
る。
【００１９】更に、図２、図３及び図４を参照すると、
作動表示装置におけるグレイ・スケーリング（即ち、画
素点滅の変動）はデューティ・サイクル（即ち、画素内
のエミッターが実際にフレーム時間の百分率として出し
ている期間）を変えることにより達成可能である。明る
さの制御は電界効果型トランジスターＱC 又はＱR のい
ずれか一方又は両者のゲート電圧を変えることによりエ
ミッター電流を変えることで達成可能である。
【００２０】ここで図５を参照すると、表示装置の各
行、列交差に対する多数のエミッター・ノードを提供す
る簡略化されたレイアウトが表してある。一対の多シリ
コン行ラインＲ0,Ｒ1 が一対の金属性アース・ラインＧ
ＮＤ0,ＧＮＤ1 と同様、金属性列ラインＣ0,Ｃ1 と直角
に交差する。アース・ラインＧＮＤ0 は列ラインＣ0 と
組合い、一方、アース・ラインＧＮＤ1 は列ラインＣ1
と組み合っている。各行と列の交差（即ち、表示装置内
の個々にアドレス可能な画素）に対して、当該画素内の
多数のエミッター・ノードのゲートとゲート交差部を形
成する少なくとも１個の行ライン延在部が存在してい
る。例えば、延在部Ｅ00は行Ｒ0 と列Ｃ0 の交差部と組
合い；延在部Ｅ01は行Ｒ0 と列Ｃ10の交差部と組合い；
延在部Ｅ10は行Ｒ1 と列Ｃ0 の交差部と組合い；延在部
１１は行Ｒ1 と列Ｃ1 の交差部と組合っている。交差部
は全て同様の様式で機能するので、Ｒ0 ーＣ0 交差部の
領域を有する構成要素のみを以後詳細に説明する。
【００２１】依然、図５を参照すると、Ｒ0 ーＣ0 交差
部領域は３個のエミッター・ノードＥＮ1,ＥＮ2 及びＥ
Ｎ3 を支持している。各エミッター・ノードは第１活性
領域ＡＡ1 及び第２活性領域ＡＡ2 を含む。金属アース
・ラインＧＮＤは第１接点Ｃ1 において第１活性領域Ａ
Ａ1 の一端部と接触する。第１活性領域ＡＡ1 と組み合
って第１Ｌ形多シリコン片体Ｓ１は電界効果型トランジ
スターＱC のゲートを形成する（図２の模式図参照）。
金属列ラインＣ0 は第２接点ＣＴ2 において多シリコン
片体Ｇ1 と接触する。多シリコン延在部Ｅ00は電界効果
型トランジスターＱR のゲートを形成する（再度、図２
及び図３参照）。第１金属片体ＭＳ1 は第１活性領域Ａ
Ａ1 と第２活性領域ＡＡ2 と相互に交差し、それぞれ第
３接点ＣＴ3 と第４接点ＣＴ4 において接触する。第３
接点ＣＴ3 と第４接点ＣＴ4 の間の第１金属片体ＭＳ1
の部分は可融性リンクＦＬを形成する。エミッター・ベ
ース電極（エミッター・ベース電極は、このレイアウト
には示されていないので、図２及び図３のエミッター・
ベース電極２３を参照）は第１金属片体ＭＳ1 に接続さ
れている。第２Ｌ型多シリコン片体Ｓ2 は電流制限トラ
ンジスターＱCLのゲートを形成し、第２金属片体ＭＳ2
は第５接点ＣＴ5 において第２多シリコン片体Ｓ2 に接
続され、第６接点ＣＴ6 において第２活性領域ＡＡ2 に
接続されている。グリッド・プレート（グリッド・プレ
ートはこのレイアウトでは示されていないので、図２及
び図３のグリッド２１参照）は第２金属片体ＭＳ2 に接
続されている。図４のレイアウトは単に例示的な意味で
あることを強調する。
【００２２】ここで、図６を参照すると、接地路におけ
る電流調整トランジスターと組み合っている第１実施態
様のエミッター・ノードに対する一つの可能性のあるレ
イアウトが表してある。図５のレイアウトに極めて類似
しているが、図６の実施態様は第２活性領域ＡＡ2 で形
成される電流制限トランジスターＱL 及びこの電流制限
トランジスターＱL のゲートとして機能する片体Ｓ2 の
存在しない点が異なっている。このレイアウトにおい
て、エミッター・チップＥ1,Ｅ2 は直接第２活性領域Ａ
Ａ2 上に形成してある。別の相違点はＣ形多シリコン片
体ＳR で形成された電流調整抵抗Ｒが含まれている点に
ある。Ｃ形多シリコン片体ＳR に一端部は第１活性領域
ＡＡ1 に直接接触し、他端部が第１接点ＣＴ1 において
アース・ライン又はバスＧＮＤと接触する。Ｃ形多シリ
コン片体の大部分は抵抗Ｒの抵抗値を適切に調節するレ
ベルにおいて軽くドーピング処理されるが、この端部は
有効なオーム接点が作成されるよう密にドーピング処理
される。
【００２３】他の同等のレイアウトが可能であり、他の
抵抗性材料と導電性材料が図５及び図６の多シリコン金
属構造と置換出来ることを理解すべきである。
【００２４】本明細書で本発明の多数の実施態様につい
てのみ詳細に開示して来たが、本発明については特許請
求された本発明の範囲と技術思想から逸脱せずにその変
更と改変を成し得ることは当技術における通常の知識を
有する者には明らかであろう。本明細書で表され説明さ
れた特定の実施態様は諸目的を達成し且つ以前説明した
諸利点を完全に提供出来るが、この開示内容は本発明の
現在の好適実施態様を単に例示するものであること及び
前掲の特許請求の範囲で意図された限定内容を越える構
造上又は設計上の詳細部分に関して制限が意図されてい
ないことを理解すべきである。
【図面の簡単な説明】
【図１】現在の慣用的なフラット・パネル電界放出型表
示装置におけるグリッドとエミッター・ベース電極構造
の簡略化された斜視図。
【図２】エミッター・ベース電極がグリッドから絶縁さ
れている新型のフラット・パネル電界放出表示装置構造
内における単一エミッター・ノードの第１実施態様の模
式図。
【図３】電流制限トランジスターがエミッター・ベース
電極をグリッドに相互接続している新型のフラット・パ
ネル電界放出表示構造内での単一エミッター・ノードの
第２実施態様の模式図。
【図４】電流調整抵抗を含む低電圧スイッチング電界放
出表示構造内での単一エミッター・ノードの第１実施態
様の模式図。
【図５】多数のエミッター・ノードが単一行列交差（即
ち、単一画素）内に導入出来る方法を表す新型のフラッ
ト・パネル表示構造に対する一つの考えられるレイアウ
トの平面図。
【図６】電流調整抵抗を含む低電圧スイッチング電界放
出表示構造に対する一つの考えられるレイアウトの平面
図。
【符号の説明】
１１Ａ，１１Ｂ，１１Ｃ 片体 １２Ａ，１２Ｂ，１２Ｃ 片体 １３ 電界放出陰極 １４ グリッド片体孔 ２１ グリッド ２２Ａ，２２Ｂ，２２Ｃ 電界放出陰極 ２３ エミッター・ベース電極 ＡＡ1 第１活性領域 ＡＡ2 第２活性領域 Ｃ0 ，Ｃ1 列アドレス・ライン ＣＴ1 第１接点 ＣＴ2 第２接点 ＣＴ3 第３接点 ＣＴ4 第４接点 ＣＴ5 第５接点 ＣＴ6 第６接点 Ｅ00，Ｅ01，Ｅ10 延在部 Ｅ1 ，Ｅ2 エミッター・チップ ＥＮ1 ，ＥＮ2 ，ＥＮ3 エミッター・ノード ＦＬ 可融性リンク ＭＳ1 第１金属片体 ＭＳ2 第２金属片体 ＱC ，ＱR 電界効果型トランジスター Ｒ0 ，Ｒ1 行アドレス・ライン Ｓ1 多シリコン片体 ＳC 列ライン信号 ＳR 行ライン信号
───────────────────────────────────────────────────── フロントページの続き (72)発明者 スティーブン・エル・キャスパー アメリカ合衆国、83706 アイダホ州、 ボイーズ、サウス・クロスクリーク・レ ーン 2200 (72)発明者 タイラー・エイ・ロウリー アメリカ合衆国、83712 アイダホ州、 ボイーズ、イースト・プラトウ 2599 (56)参考文献 特開 平３−295138（ＪＰ，Ａ) 特開 平２−28693（ＪＰ，Ａ) 特開 平２−257553（ＪＰ，Ａ)

Claims (17)

    (57)【特許請求の範囲】
  1. 【請求項１】 複数の列アドレス・ライン（Ｃ0,Ｃ1 ）
    と交差する複数の行アドレス・ライン（Ｒ0,Ｒ1 ）を有
    し、単一行アドレス・ラインと単一列アドレス・ライン
    の交差が表示装置内の単一画素と組み合っており、全体
    の表示装置に共通しているグリッド（２１）、各グルー
    プが特定の画素と組み合っている電界放出陰極のグルー
    プを備えた電界放出表示装置における表示装置内の個々
    の画素を選択的に励起する方法であって、 特定の画素の非励起状態にある期間中に、電界放出を生
    ぜしめるのに不十分な第１電圧差をグリッド（２１）と
    その画素と組み合っている陰極（２２Ａ−２２Ｃ）のグ
    ループの間に印加することを維持するステップと、 当該画素が励起されている期間中にグリッド（２１）と
    陰極（２２Ａ−２２Ｃ）のグループの間の電圧差を第２
    電圧差迄上昇させるステップであって、前記第２電圧差
    が電界放出を生ぜしめるのに十分であり、電圧差の前記
    上昇が当該画素と組み合っている行信号（ＳR ）と列信
    号（ＳC ）でゲート処理される少なくとも１個の引き下
    げ電流路を通じて当該画素と組み合っている陰極のグル
    ープ上の電位差を引き下げることにより達成され、前記
    引き下げ電流路は複数の直列接続電界効果型トランジス
    ター（ＱC,ＱR ）を含み、当該トランジスターの少なく
    とも１個のトランジスターが行信号（ＳR ）によりゲー
    ト処理され、当該トランジスターの残りのトランジスタ
    ーが列信号（ＳC ）でゲート処理されるステップとを具
    備する電界放出表示装置における表示装置内の個々の画
    素を選択的に励起する方法。
  2. 【請求項２】 励起された画素と組み合っている陰極の
    グループ上の電位差が接地電位差に引き下げられる請求
    項１記載の方法。
  3. 【請求項３】 前記行信号と列信号のため利用される電
    圧レベルが標準的な論理信号電圧と対比可能な請求項１
    記載の方法。
  4. 【請求項４】 当該画素と組み合っているエミッターに
    対する放出電流が変動するよう特定画素と組み合ってい
    る各引き下げ電流路を含むＦＥＴ（ＳC,ＳR）の少なく
    とも１個のＦＥＴ上のゲート電圧を変えることにより画
    素の明るさにおける変動が達成される請求項１記載の方
    法。
  5. 【請求項５】 複数の列アドレス・ライン（Ｃ0,Ｃ1 ）
    と交差する複数の行アドレス・ライン（Ｒ0,Ｒ1 ）を有
    し、単一行アドレス・ラインと単一列アドレス・ライン
    の交差が表示装置内の単一画素と組み合っており、全体
    の表示装置に共通しているグリッド（２１）、各グルー
    プが特定の画素と組み合っている電界放出陰極のグルー
    プを備えた電界放出表示装置における表示装置内の個々
    の画素を選択的に励起する方法であって、 特定の画素の非励起状態にある期間中に、電界放出を生
    ぜしめるのに不十分な第１電圧差をグリッド（２１）と
    その画素と組み合っている陰極（２２Ａ−２２Ｃ）のグ
    ループの間に印加することを維持するステップと、 前記グリッド（２１）から陰極の各グループに至る少な
    くとも１個の電流制限導電路を介して陰極の各グループ
    が画素の非励起期間中にグリッド電圧レベルに近い値に
    充電されるステップと、 当該画素が励起されている期間中にグリッド（２１）と
    陰極（２２Ａ−２２Ｃ）のグループの間の電圧差を第２
    電圧差迄上昇させるステップであって、前記第２電圧差
    が電界放出を生ぜしめるのに十分であり、電圧差の前記
    上昇が当該画素と組み合っている行信号（ＳR ）と列信
    号（ＳC ）でゲート処理される少なくとも１個の引き下
    げ電流路を通じて当該画素と組み合っている陰極のグル
    ープ上の電位差を引き下げることにより達成されるステ
    ップとを具備する電界放出表示装置における表示装置内
    の個々の画素を選択的に励起する方法。
  6. 【請求項６】 各電流制限路がＮ−チャネル電界効果型
    トランジスター（ＱL ）を含み、当該トランジスターの
    ドレンとゲートが表示装置のグリッド（２１）に接続さ
    れ、当該トランジスターのソースがエミッター・ベース
    電極（２３）に接続される請求項５記載の方法。
  7. 【請求項７】 複数の列アドレス・ライン（Ｃ0,Ｃ1 ）
    と交差する複数の行アドレス・ライン（Ｒ0,Ｒ1 ）を有
    し、単一行アドレス・ラインと単一列アドレス・ライン
    の交差が表示装置内の単一画素と組み合っており、全体
    の表示装置に共通しているグリッド（２１）、各グルー
    プが特定の画素と組み合っている電界放出陰極のグルー
    プを備えた電界放出表示装置における表示装置内の個々
    の画素を選択的に励起する方法であって、 特定の画素の非励起状態にある期間中に、電界放出を生
    ぜしめるのに不十分な第１電圧差をグリッド（２１）と
    その画素と組み合っている複数のエミッタ・ノード（Ｅ
    Ｎ1 −ＥＮ3 ）を含む陰極（２２Ａ−２２Ｃ）のグルー
    プの間に印加することを維持するステップと、 当該画素が励起されている期間中にグリッド（２１）と
    陰極（２２Ａ−２２Ｃ）のグループの間の電圧差を第２
    電圧差迄上昇させるステップであって、前記第２電圧差
    が電界放出を生ぜしめるのに十分であり、電圧差の前記
    上昇が当該画素と組み合っている行信号（ＳR ）と列信
    号（ＳC ）でゲート処理される少なくとも１個の引き下
    げ電流路を通じて当該画素と組み合っている陰極のグル
    ープ上の電位差を引き下げることにより達成されるステ
    ップとを有し、 前記エミッタ・ノードはそれ自体のエミッター・ベース
    電極（２３）を有し、その電極上に複数の電界放出陰極
    （２２Ａ−２２Ｃ）が位置付けてあり、各エミッター・
    ベース電極（２３）に前記引き下げ電流路が接続されて
    おり、前記引き下げ電流路は１個以上のエミッター対グ
    リッドの短絡を有するエミッター・ノードが表示装置か
    ら機能的に隔離されるよう検査中に溶断可能となる可融
    性リンク（ＦＬ）を含む電界放出表示装置における表示
    装置内の個々の画素を選択的に励起する方法。
  8. 【請求項８】 各画素が多数のヒューズ隔離可能エミッ
    ター・グループを有する請求項７記載の方法。
  9. 【請求項９】 電界放出表示装置であって、 多数の行アドレス・ライン（Ｒ0,Ｒ1 ）と、 多数の列アドレス・ライン（Ｃ0,Ｃ1 ）とを有し、 前記列アドレス・ラインと交差する前記行アドレス・ラ
    イン、単一列アドレス・ラインと単一行アドレス・ライ
    ンの交差部が前記表示装置内の単一画素と組み合ってお
    り、 前記電界放出表示装置は全体の表示装置に共通し且つ連
    続的に第１電位差に保持されるグリッド（２１）と、 特定の画素と組み合っており画素非励起の期間中に第２
    電位差に維持される電界放出陰極（２２Ａ−２２Ｃ）の
    グループであって、前記第２電位差が電界放出を消去す
    る目的から前記第１電位差に十分近接し、各グループが
    画素励起の期間中第３電位差に維持され、前記第３電位
    差が前記第１電位差に関して電界放出を誘因する十分低
    い値である電界放出陰極（２２Ａ−２２Ｃ）のグループ
    と、 各画素の陰極グループと前記第３電位差以下若しくは第
    ３電位差と等しい第４電位差に保持されたノードの間の
    少なくとも１個の引き下げ電流路であって、前記電流路
    が前記第２電位差と前記第３電位差の間の当該画素と組
    み合った陰極グループに適用される電位差のスイッチン
    グを可能にするよう画素の個々の行アドレス・ラインと
    列アドレス・ライン（それぞれＳR 及びＳC ）上の信号
    用として励起可能である引き下げ電流路とを具備し、 単一画素と組み合っている各陰極グループが複数のエミ
    ッター・ノード（ＥＮ1 −ＥＮ3 ）を含み、各ノードが
    それ自体のエミッター・ベース電極（２３）を有し、当
    該電極上に複数の電界放出陰極（２２Ａ−２２Ｃ）が位
    置付けてあり、各エミッター・ベース電極（２３）がそ
    れ自体の引き下げ電流路を有し、各引き下げ電流路が１
    個以上のエミッターとグリッドとの短絡を有するエミッ
    ター・ノードが機能的に表示装置から隔離されるよう検
    査中に溶断される可融性リンク（ＦＬ）を含むことを特
    徴とする電界放出表示装置。
  10. 【請求項１０】 前記第４電位差が接地電位差と前記第
    ２電位差の間にある請求項９記載の電界放出表示装置。
  11. 【請求項１１】 電界放出表示装置であって、 多数の行アドレス・ライン（Ｒ0,Ｒ1 ）と、 多数の列アドレス・ライン（Ｃ0,Ｃ1 ）とを有し、 前記列アドレス・ラインと交差する前記行アドレス・ラ
    イン、単一列アドレス・ラインと単一行アドレス・ライ
    ンの交差部が前記表示装置内の単一画素と組み合ってお
    り、 前記電界放出表示装置は全体の表示装置に共通し且つ連
    続的に第１電位差に保持されるグリッド（２１）と、 特定の画素と組み合っており画素非励起の期間中に第２
    電位差に維持される電界放出陰極（２２Ａ−２２Ｃ）の
    グループであって、前記第２電位差が電界放出を消去す
    る目的から前記第１電位差に十分近接し、各グループが
    画素励起の期間中第３電位差に維持され、前記第３電位
    差が前記第１電位差に関して電界放出を誘因する十分低
    い値である電界放出陰極（２２Ａ−２２Ｃ）のグループ
    と、 各画素の陰極グループと前記第３電位差以下若しくは第
    ３電位差と等しい第４電位差に保持されたノードの間の
    少なくとも１個の引き下げ電流路であって、前記電流路
    が前記第２電位差と前記第３電位差の間の当該画素と組
    み合った陰極グループに適用される電位差のスイッチン
    グを可能にするよう画素の個々の行アドレス・ラインと
    列アドレス・ライン（それぞれＳR 及びＳC ）上の信号
    用として励起可能である引き下げ電流路とを具備し、 各引き下げ電流路が多数の直列接続された電界効果型ト
    ランジスター（ＱC,ＱR ）を含み、当該トランジスター
    の少なくとも１つが組み合っている両アドレス・ライン
    （ＳR ）上の信号によりゲート処理され、残りのトラン
    ジスターの少なくとも一方が組み合っている列アドレス
    ・ライン（ＳC ）上の信号によりゲート処理されること
    を特徴とする電界放出表示装置。
  12. 【請求項１２】 電界放出表示装置であって、 多数の行アドレス・ライン（Ｒ0,Ｒ1 ）と、 多数の列アドレス・ライン（Ｃ0,Ｃ1 ）とを有し、 前記列アドレス・ラインと交差する前記行アドレス・ラ
    イン、単一列アドレス・ラインと単一行アドレス・ライ
    ンの交差部が前記表示装置内の単一画素と組み合ってお
    り、 前記電界放出表示装置は全体の表示装置に共通し且つ連
    続的に第１電位差に保持されるグリッド（２１）と、 特定の画素と組み合っており画素非励起の期間中に第２
    電位差に維持される電界放出陰極（２２Ａ−２２Ｃ）の
    グループであって、前記第２電位差が電界放出を消去す
    る目的から前記第１電位差に十分近接し、各グループが
    画素励起の期間中第３電位差に維持され、前記第３電位
    差が前記第１電位差に関して電界放出を誘因する十分低
    い値である電界放出陰極（２２Ａ−２２Ｃ）のグループ
    と、 各画素の陰極グループと前記第３電位差以下若しくは第
    ３電位差と等しい第４電位差に保持されたノードの間の
    少なくとも１個の引き下げ電流路であって、前記電流路
    が前記第２電位差と前記第３電位差の間の当該画素と組
    み合った陰極グループに適用される電位差のスイッチン
    グを可能にするよう画素の個々の行アドレス・ラインと
    列アドレス・ライン（それぞれＳR 及びＳC ）上の信号
    用として励起可能である引き下げ電流路とを具備し、各
    引き下げ電流路が電流調整抵抗（Ｒ）と少なくとも２個
    の電界効果型トランジスター（ＱC,ＱR ）を含み、前記
    抵抗と前記トランジスターが直列に接続され、前記抵抗
    が直接前記ノードに接続され、前記トランジスターの少
    なくとも一方のトランジスターがその組み合っている行
    アドレス・ライン上の信号ＳR でゲート処理され、少な
    くとも１つの他方のトランジスターがその組み合ってい
    る列アドレス・ライン上の信号ＳC に応答して励起可能
    であるようにした電界放出表示装置。
  13. 【請求項１３】 当該画素のエミッター内の放出電流が
    変動するよう特定の画素（ＱR,ＱC ）と組み合っている
    各引き下げ電流路を含むＦＥＴの少なくとも１つのＦＥ
    Ｔ上のゲート電圧を変えることにより画素の明るさにお
    ける変動が達成される請求項１１または請求項１２記載
    の電界放出表示装置。
  14. 【請求項１４】 電界放出表示装置であって、 多数の行アドレス・ライン（Ｒ0,Ｒ1 ）と、 多数の列アドレス・ライン（Ｃ0,Ｃ1 ）とを有し、 前記列アドレス・ラインと交差する前記行アドレス・ラ
    イン、単一列アドレス・ラインと単一行アドレス・ライ
    ンの交差部が前記表示装置内の単一画素と組み合ってお
    り、 前記電界放出表示装置は全体の表示装置に共通し且つ連
    続的に第１電位差に保持されるグリッド（２１）と、 特定の画素と組み合っており画素非励起の期間中に第２
    電位差に維持される電界放出陰極（２２Ａ−２２Ｃ）の
    グループであって、前記第２電位差が電界放出を消去す
    る目的から前記第１電位差に十分近接し、各グループが
    画素励起の期間中第３電位差に維持され、前記第３電位
    差が前記第１電位差に関して電界放出を誘因する十分低
    い値である電界放出陰極（２２Ａ−２２Ｃ）のグループ
    と、 各画素の陰極グループと前記第３電位差以下若しくは第
    ３電位差と等しい第４電位差に保持されたノードの間の
    少なくとも１個の引き下げ電流路であって、前記電流路
    が前記第２電位差と前記第３電位差の間の当該画素と組
    み合った陰極グループに適用される電位差のスイッチン
    グを可能にするよう画素の個々の行アドレス・ラインと
    列アドレス・ライン（それぞれＳR 及びＳC ）上の信号
    用として励起可能である引き下げ電流路とを具備し、電
    界放出陰極（２２Ａ−２２Ｃ）の各グループがその組み
    合っている画素の非励起時に少なくとも１つの電流制限
    グリッド・エミッター間導電路を通じて前記第２電位差
    に充電され、前記導電路が又、画素励起期間中グリッド
    対エミッター電流を最低にするようにした電界放出表示
    装置。
  15. 【請求項１５】 前記電流制限導電路がＮ−チャネル電
    界効果型トランジスター（ＱL ）を含み、当該トランジ
    スターのドレンとゲートが表示装置グリッド（２１）に
    接続され、当該トランジスターのソースが単一エミッタ
    ー・ベース電極（２３）に接続される請求項１４記載の
    電界放出表示装置。
  16. 【請求項１６】 フラット・パネル表示装置であって、 多数の行アドレス・ライン（Ｒ0,Ｒ1 ）と、 多数の列アドレス・ライン（Ｃ0,Ｃ1 ）とを有し、 前記列アドレス・ラインと交差する前記行アドレス・ラ
    イン、単一行アドレス・ラインと単一列アドレス・ライ
    ンの交差が前記表示装置内の単一画素と組み合ってお
    り、 前記フラットパネル表示装置はさらに各画素に対応し、
    画素励起閾値を越える２つの素子の間に素子間電圧差が
    適用される際、前記画素が放出光を発生する第１素子と
    第２素子と、 一定電位差に維持される引き下げノードと、 前記第２画素素子と前記引き下げノードの間の少なくと
    も１個の選択的に励起可能な引き下げ電流路であって、
    前記電流路が励起される際前記ノードを前記第２画素素
    子に接続し、画素励起閾値を越える素子間電圧差を提供
    し、前記電流路が非励起時に前記ノードを前記第２画素
    から切り離し、画素励起閾値を越えない素子間電圧差を
    提供する引き下げ電流路とを有し、各引き下げ電流路が
    多数の直列接続された電界効果型トランジスター（ＱC,
    ＱR ）を含み、当該トランジスターの少なくとも１つが
    その組み合ってい る行アドレス・ライン（ＳR ）上の信
    号でゲート処理され、残りのトランジスターの少なくと
    も１つがその組み合っている列アドレス・ライン（ＳC
    ）上の信号でゲート処理されるフラット・パネル表示
    装置。
  17. 【請求項１７】 多数の列アドレス・ライン（Ｃ0,Ｃ1
    ）と交差する多数の行アドレス・ライン（Ｒ0,Ｒ1 ）
    を有する行と列のアドレス可能なフラット・パネル表示
    装置であって、単一行アドレス・ラインと単一列アドレ
    ス・ラインの交差が表示装置内の単一画素と組合い、各
    画素が画素励起電圧を有する表示装置において、個々の
    行アドレス・ラインに選択的に適応される第１信号電圧
    （ＳR ）と個々の列アドレス・ラインに選択的に適応さ
    れる第２信号電圧（ＳC ）により画素励起電圧を制御
    し、前記第１及び第２信号電圧が前記画素励起電圧の１
    ／２以下であるようにした請求項１記載の方法。
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