JP2723318B2

JP2723318B2 - バッファ装置及びａｔｍセルスイッチ

Info

Publication number: JP2723318B2
Application number: JP29769289A
Authority: JP
Inventors: 康郎正畑
Original assignee: Toshiba Corp
Current assignee: Toshiba Corp
Priority date: 1989-11-17
Filing date: 1989-11-17
Publication date: 1998-03-09
Anticipated expiration: 2013-03-09
Also published as: JPH03159437A

Description

【発明の詳細な説明】［発明の目的］（産業上の利用分野）本発明は、例えばATM通信システムのセル通信路など
通信路で使用される優先制御機能付きバッファ装置に関
する。

（従来の技術）近年、通信に必要な情報転送能力を呼設定時に確保し
ておくSTM（Synchronous Transfer Mode）に代わって、
通信端末が必要な時に通信網の情報転送能力を自由に使
用できるATM（Asynchronous Transfer Mode）に対する
関心と期待が高まっている。

ATMは、セルと呼ばれる固定長の短パケットを用いて
情報を伝送し、各通信端末では必要に応じて通信網にセ
ルを渡すこと、すなわち通信端末が必要な時に通信網の
情報伝送能力を使用することを特徴とする転送モードで
ある。

STMと比較してATMには、通信端末が必要とする任意の
情報伝送速度を通信端末に提供できること、通信端末が
必要とするときのみ通信網の情報伝送能力を使用するた
め通信効率が向上するなどの利点がある。

このためATMは、音声、データ、動画等を一元化して
扱うことのできる通信網、すなわちＢ−ISDN網を構成す
る基本技術として脚光を浴びている。

ATMによる通信システムでは、通信端末が必要とする
ときのみ通信網の情報伝送能力を使用するが、これはデ
ータの伝送される通信路から見ると通信端末が通信路を
要求駆動で使用していることと等価である。ATMによる
通信システムに限らず、一般に何らかの資源を必要駆動
で使用するシステムは、バッファ装置として既知である
装置を含み、該バッファ装置は順序よく同一の資源を複
数の使用要求元が使用できるようにするため、資源使用
要求を伝えるデータを一旦蓄積する機能を持つことにな
る。このバッファ装置は、最も早く発生した資源使用要
求に対して資源を割当てるため、最も早くバッファ装置
に到着した資源使用要求を伝えるデータを該バッファ装
置から出力し、その要求が資源を使用し終わった後で次
に発生した要求に資源を割当てるために、次に到着した
データを該バッファ装置から出力するという如く、最も
早く到着したデータから順に出力されるFIFO（First−I
n First−Out）機能によって実現されることが多い。FI
FO機能の構成方法としては、例うば特開昭62−74127号
に開示されているごとくRAMを用いたリングバッファ構
成、および特開昭62−8224号に開示されている如くシフ
トレジスタを用いた構成方法が良く知られている。

一方、バッファ装置に蓄積される資源使用要求を伝え
るデータの中に、他の要求より優先的に資源を利用する
必要のある要求が存在する場合には、FIFO機能のみでは
不十分である。この場合には、資源使用要求の持つ優先
順位に対応した優先順位クラスを設け、資源使用要求を
伝えるデータに優先順位クラスを指示する優先順位タグ
付け、予め定められたアルゴリズムに従って優先順位ク
ラスを指定しながらバッファ装置からデータを出力する
といった優先処理が必要になる。ここでバッファ装置に
は、外部から指定された優先順位クラスに属するデータ
の内、最も古くから蓄積されているデータを出力する機
能、すなわち優先制御機能が新たに必要になる。前記の
予め定められたアルゴリムズは、例えばバッファ装置内
部に蓄積されているデータのうち最も優先順位の高い要
求を選んで出力するといったアルゴリズムであっても良
いが、特にバッファ装置自身が含んでいる必要はない。

従来の優先制御機能付きバッファ装置は、各優先順位
クラスに対応したFIFO機能を持つ記憶手段を準備し、到
着したデータの優先順位タグを解析して該データの優先
順位クラスに対応した記憶手段に該データを蓄積させ、
データを出力する時には外部から指定された優先順位ク
ラスに対応する記憶手段に蓄積されているデータの内、
最も古くから蓄積されているデータを出力することによ
って構成される。新たに到着したデータの持つ優先順位
タグに対応する記憶手段が該データを蓄積しておく領域
を持っていないときには、新たに到着したデータは廃棄
される。

（発明が解決しようとする課題）しかしながら、従来技術の優先制御機能付きバッファ
装置では、扱うデータの持つ優先順位が任意の優先順位
クラスに偏っていると、各優先順位クラスに対応した記
憶手段に蓄積されるデータの個数がまちまちになり、該
記憶手段の記憶領域の使用効率が低下し、ひいてはデー
タが廃棄される確率が大きくなるという問題点があっ
た。

この問題点を解決する方法としては、唯一の記憶領域
中に、個々の優先順位クラスに対応したFIFO機能を持つ
記憶手段をリンクド・リストとして構成することが考え
られるが、この方法では、唯一の記憶領域中に複数の優
先順位クラスに対応するFIFO機能を持つ記憶手段を実現
するため、記憶領域の使用効率は向上するが、一方でリ
ンクド・リストを構成する必要があるため、バッファ装
置内部での制御信号の流れが不規則になり、このためLS
I技術で構成した場合の回路の規則性も小さく、LSI化に
おいて難点があるという問題点があった。

そこで、本発明は、記憶領域の使用効率が高く、ひい
てはデータが廃棄される確率が低く、かつLSI技術で構
成した場合の回路の規則性が大きく、LSI化に向く優先
制御機能付きバッファ装置を提供することを目的とす
る。

［発明の構成］（課題を解決するための手段）上記課題を解決するため、第１の発明は、通信路に接
続され、情報データ伝送の優先制御を行うバッファ装置
において、前記情報データを入力するデータ入力バス及
び前記情報データを出力するデータ出力バスとの間にリ
ニアアレイ状に配置され、前記情報データを蓄積する複
数のデータ蓄積ブロックと、前記データ入力バスから前
記複数のデータ蓄積ブロックの内、空きのデータ蓄積ブ
ロックへ前記情報データを入力する手段と、前記情報デ
ータ出力に伴い情報データの出力がなされたデータ蓄積
ブロックに各データ蓄積ブロック間に備えられたデータ
シフトチャンネルに基づいて、前記データ蓄積ブロック
の予め定められた配列方向に順次情報データを前記各デ
ータ蓄積ブロック間で入れ替えていくデータシフト手段
と、入力された情報データに付加された優先順位及び前
記データ蓄積ブロックの配列性向に伴う優先順位に従っ
て選択されたデータ蓄積ブロックから前記情報データを
前記データ出力バスへ出力するデータ出力手段とを有す
ることを特徴とする。

第２の発明は、出力ポートに関する番号が付加された
ATMセルが複数の入力ポートそれぞれに入力され、その
入力されたATMセルを複数の出力ポートの内の所望の出
力ポートから出力するよう構成されたATMセルスイッチ
において、前記入力ポート及び出力ポートとの間にリニ
アアレイ状に配置され、前記入力されたATMセルを蓄積
する複数のデータ蓄積ブロックと、この複数のデータ蓄
積ブロックの内の空きのデータ蓄積ブロックへ、前記入
力ポートから入力されたATMセルを蓄積する手段と、前
記出力ポートに関する番号及び前記複数のデータ蓄積ブ
ロックの配列性向に従い、選択されたデータ蓄積ブロッ
クから前記ATMセルを所望の出力ポートへ出力するATMセ
ル出力手段と、このATMセル出力手段によりATMセルが出
力された後の前記複数のデータ蓄積ブロックに対し、予
め定められた配列方向にかつ優先順位に従ってATMセル
を入れ替え操作するATMセルシフト手段とを有すること
を特徴とする。

（作用）第１の発明によれば、データシフト手段を設け、複数
のデータ蓄積ブロックの配列方向に順次情報データを入
れ替えていくとともに、情報データに付加された優先順
位及びデータ蓄積ブロックの配列性向に伴う優先順位に
従って、選択されたデータ蓄積ブロックから情報データ
が出力されるので、回路の規則性は大となり、LSI化に
適したバッファ装置を提供できる。

また、第２の発明によれば、ATMセル出力手段によ
り、出力ポートに関する番号が付加されたATMセルがそ
の出力ポートに関する番号及び複数のデータ蓄積ブロッ
クの配列方向に従い出力されるとともに、ATMセルシフ
ト手段により、出力後の複数のデータ蓄積ブロックに対
し、予め定められた配列方向にかつ優先順位に従ってAT
Mセルを入れ替えられるので、データ蓄積ブロックの使
用効率が高められ、かつより規則的な構造を有すること
からLSI化に適したATMセルスイッチを提供できる。

（実施例）以下、図面を参照して本発明の実施例を説明する。

第１図は本発明の一実施例であるバッファ装置の構成
を示すブロック図である。

同図において、１（ｉ）（ｉ＝０〜ｎ）は入力される
データを一旦蓄積しておく機能を持つ、リニアアレイ状
に配置された複数（ｎ＋１個）のデータ蓄積ブロック、
２は前記複数のデータ蓄積ブロック１（ｉ）にデータを
入力するデータ入力バス、３（ｊ）（ｊ＝１〜ｎ）は異
なるデータ蓄積ブロック１（ｉ）間でのデータのシフト
を制御するシフト制御信号線、４（ｊ）（ｊ＝１〜ｎ）
は異なるデータ蓄積ブロック１（ｉ）間のデータのシフ
トのためのシフトチャネル、５は出力されるデータを選
択するための競合制御に使用される競合制御信号線、６
は前記競合制御信号線を用いた競合制御の結果データが
出力されるデータ出力バスである。

次に上記構成のバッファ装置の動作について、第２図
を参照しながら詳細に説明する。この動作は、データの
入力と出力が交互に行われるようなシステムにおいて、
例えば後述するようなATM通信網を構成するために必要
なセルスイッチ、特に共通バッファ型セルスイッチとし
て既知であるクラスに属するセルスイッチを実現するた
めに必要な優先制御機能付きバッファ装置に好適な動作
となっている。

ステップ201で動作を開始すると、まずステップ202で
データ入力要求があるか否か調べる。もしデータ入力要
求があれば、ステップ203へ移行し、データ入力手続き
を実行する。データ入力要求は、例えば、データ入力バ
ス２を通じて各データ蓄積ブロックに通知されるものと
しても良い。

すなわち、データ入力要求があれば、ステップ203へ
移行し、シフト制御信号線３（ｊ）を用いて、データを
入力するデータ蓄積ブロック１（ｉ）をｉ＝０〜ｎの中
から選択する。データ蓄積ブロック１（ｉ）には、第１
図に示すようにブロック番号＃０〜＃ｎが付けられてい
る。選択されるデータ蓄積ブロック１（ｉ）は、第１図
でのデータ蓄積ブロック＃０〜＃ｎへの番号付けで、現
在データを蓄積していないデータ蓄積ブロックのうち最
もブロック番号が大きいもの、すなわち第１図で現在デ
ータを蓄積していないものの中で最も下側にあるデータ
蓄積ブロックとする。

その後、ステップ204へ移行し、選択されたデータ蓄
積ブロック１（ｉ）にデータ入力バス２を通じてデータ
を入力する。

データ入力手続き終了後、ステップ205では、データ
出力要求があるか否かを調べる。もしデータ出力要求が
あれば、ステップ206へ移行しデータ出力手続きを実行
する。データ出力要求は、例えば、競合制御信号線５を
通じて各データ蓄積ブロック１（ｉ）に通知されるもの
としても良い。

データ出力要求があれば、まず、ステップ206で競合
制御信号線５を用いて、外部から指定された優先順位タ
グを持つデータのうち、最も古くから蓄積されているデ
ータを持つデータ蓄積ブロックを選択する。ここで、該
外部から指定される優先順位タグは、例えば、競合制御
信号線５を通じて各データ蓄積ブロック1iに通知される
としても良い。

次に、ステップ207で、ステップ206で選択されたデー
タ蓄積ブロック１（ｉ）からデータ出力バス６を用いて
データを出力する。その後、ステップ208でシフト制御
信号線３（ｊ）及びシフトチャネル４（ｊ）を用いて、
データ出力されたデータ蓄積ブロックの番号が＃i₀であ
ったとすると、番号＃i₀−１〜＃０のデータ蓄積ブロッ
クに蓄積されているデータを第１図下方向にひとつづつ
シフトし、その後、ステップ202に戻る。

ステップ208において、データが出力された番号＃i₀
のデータ蓄積ブロックよりも第１図で上側にあるデータ
蓄積ブロック全ての持つデータを、シフトチャネル４
（ｊ）を用いてデータ蓄積ブロックの内容をひとつ第１
図で下側にシフトしているので、本例では、バッファ装
置内部に蓄積されているデータの到着順序が、該データ
を蓄積しているデータ蓄積ブロックのリニアアレイ上で
の位置により表すことができるようになる。第１図に示
すようにブロック番号＃０〜＃ｎを付けると、より大き
なブロック番号を持つデータ蓄積ブロックに蓄積されて
いるデータがより古いことになる。このため、ステップ
206で外部から指定された優先順位タグに従って出力す
るデータを選択する際は、該指定された優先順位タグを
持つデータの内、第１図で最も下側にあるものを出力す
るデータとして選択する。すなわち、該指定された優先
順位タグを持つデータを蓄積しているデータ蓄積ブロッ
ク1iの内、付けられたブロック番号の最も大きな番号の
データ蓄積ブロックを選択することになる。

次に、上記データ蓄積ブロック１（ｉ）につき具体的
に構成例を示す。

第３図において、ふたつの端子間を接続するか否かを
外部から電気的に制御できるスイッチング素子７を長方
形により表している。このスイッチング素子７は、長方
形の短辺側から出ている端子間が、長方形の一方の長辺
から出ている端子にＨレベルを与えることにより導通状
態になる。また、長方形の一方の長辺から出ている端子
にＬレベルを与えると、長方形の短辺から出ている端子
間は非導通状態となる。良く知られているように、この
ようなスイッチング素子７は、例えばバイポーラトラン
ジスタやFETといったデバイスにより容易に実現可能で
ある。

8k（ｋ＝１〜ｍ）、９（１）、９（２）、９（３）、
10、11、12、13は、例えば第４図に示すような構成を持
つところのいわゆるラッチである。これらのラッチは、
WE端子がＬレベルである間のＤ端子に与えられる論理レ
ベルをWE端子がＨレベルである間、Ｑ端子から出力し続
けるという機能を持つ。第４図において、スイッチング
素子14の働きにより、WE端子がＬレベルである間にＱ端
子の出力はいわゆるハイインピーダンス状態となってい
る。このため、Ｑ端子が接続されている部位のインピー
ダンスが高い場合、例えばここで説明しているバッファ
装置がMOS技術により実装されている場合、Ｑ端子は、W
E端子がＬレベルになる前に該Ｑ端子が出力していた論
理レベルを、WE端子がＬレベルである間も出力し続けて
いると見做せることに注意が必要である。習慣に従い、
ラッチのＱ端子からＨレベルが出力されている時、当該
ラッチはセットされていると呼び、Ｑ端子からＬレベル
が出力されている時、当該ラッチはリセットされている
と呼ぶ。

ラッチ８（１）〜８（ｍ）は、データ蓄積ブロック１
（ｉ）においてバッファ装置に入力されたデータを一旦
蓄積するために使用されるデータレジスタである。

ラッチ９（１）、９（２）、９（３）は、ラッチ８
（１）〜８（ｍ）に蓄積されているデータに付けられた
優先順位タグを一旦蓄積するために使用される優先順位
タグレジスタである。本実施例においては、優先順位タ
グの長さは３ビット、すなわち優先順位クラスは合計で
８レベルあるものとしている。

ラッチ10はアウトフラグ（Out Flag）と名付けられて
おり、第２図のステップ206で選択されたデータ蓄積ブ
ロックについて該ラッチがセットされる。

ラッチ11はバリッドデータフラグ（Valid Data Fla
g）と名付けられており、ラッチ８（１）〜８（ｍ）に
データが蓄積されているとき、該ラッチがセットされ
る。

ラッチ12はライトインフラグ（Write In Flag）と名
付けられており、第２図のステップ204でデータを入力
するよう選択されたデータ蓄積ブロックについて該ラッ
チがセットされる。

ラッチ13はシフトフラグ（Shift Flag）と名付けられ
ており、第２図のステップ208で現われるデータをシフ
トするべきデータ蓄積ブロックに含まれる該ラッチが、
シフト動作に先だってセットされる。

競合制御部14は、第２図のステップ206を実行する部
分である。

第３図に示したデータ蓄積ブロック１（ｉ）の各部に
は、第５図に示すようなクロック信号が与えられる。ク
ロックΦ１がＨレベルである期間では第２図のステップ
203でデータを入力するデータ蓄積ブロック１（ｉ）の
選択が行われる。また、クロックΦ２がＨレベルである
期間では、第２図のステップ204でデータ蓄積ブロック
１（ｉ）へのデータ入力が行われる。さらに、クロック
Φ４がＨレベルである期間では、第２図のステップ207
でデータ蓄積ブロック１（ｉ）からのデータ出力が行わ
れる。さらに、この期間では次に行われるデータのシフ
トに備え、シフト範囲の決定が行われる。クロックΦ５
がＨレベルである期間では、第２図のステップ208でデ
ータ蓄積ブロック１（ｉ）間でのデータのシフフが行わ
れる。

本実施例においてクロックΦ３は、クロックΦ30,Φ3
1,Φ32,Φ33の論理和により作成されている。クロック
Φ30がＨレベルである期間からΦ33がＨレベルである期
間の間に第２図のステップ206でデータ出力を行うデー
タ蓄積ブロック１（i₀）の決定が行われる。

クロックΦ１がＨレベルである期間、すなわちデータ
を入力するデータ蓄積ブロックの選択を行う期間では、
Write In Flag12の状態が決定される。Write In Flag12
のＤ端子には、Valid Data Flag11のＱ端子の状態の論
理否定と、ひとつ下のデータ蓄積ブロックのValid Data
FlagllのＱ端子の状態を示す信号Valid Inとの論理積
が与えられている。このことにより、自分がデータを蓄
積しておらず、かつ自分の下がデータを蓄積していると
いう条件が成立するデータ蓄積ブロック、すなわち、第
１図で現在データを蓄積していないものの中で最も下側
にあるデータ蓄積ブロックのWrite In Flag12のみがク
ロックΦ１でセットされる。

クロックΦ２がＨレベルである期間、すなわちデータ
を入力する期間では、Write In Flag12がセットされて
いる場合にはデータレジスタ８（１）〜８（ｍ）、優先
順位タグレジスタ９（１）〜９（３）、Valid Data Fla
g12と、データ入力バス２との間にスイッチング素子７
が導通状態となり、これらのラッチのＤ端子にデータ入
力バス２上のデータが与えられる。このため、データ入
力バス２上のデータと等しい論理レベルをＱ端子が出力
するようにこれらのラッチがセットもしくはリセットさ
れることになる。ここで、データレジスタ８（１）〜８
（ｍ）および優先順位タグレジスタ９（１）〜９（３）
へのデータ入力に伴い、Valid Data Flag11が、データ
入力バス２上のひとつの信号によりセットされるものと
する。このValid Data Flag11にセットする信号はデー
タ入力要求と見做すことにしても良い。

前述のようにクロックΦ30がＨレベルである期間から
Φ33がＨレベルである期間の間にはデータ出力を行うデ
ータ蓄積ブロック１（ｉ）の決定が行われる。第３図に
示した実施例では、データ出力を行うデータ蓄積ブロッ
クの決定は以下のように行われる。

前述のように各データ蓄積ブロック１（ｉ）には第１
図で上から下に向けてデータ蓄積ブロック１（ｉ）内部
での位置を示すブロック番号＃ｉが付加されている。デ
ータを出力するデータ蓄積ブロック1iの決定のために該
ブロック番号＃ｉを使用する。本実施例の競合制御部14
内部では、該ブロック番号＃ｉを２進数表示した各ビッ
トの論理値により、該制御部14内のスイッチング素子７
（１）,7（２）,7（３）を通じてスイッチング素子７
（４）の導通／非導通が制御できるようになっている。
２進数表示したビットが１であればスイッチング素子７
（４）は導通状態、０であればスイッチング素子７
（４）は非導通状態である。第３図に示したデータ蓄積
ブロック１（ｉ）に与えられたブロック番号＃ｉは、２
進数表示で100、すなわち10進数表示で４である。

スイッチング素子７（４）が導通している場合、競合
制御信号線５のCont Line15がGNDレベルに接続され、Co
nt Line15の論理値がＬレベルに固定される。Cont Line
は、Cont Line上でワイヤードOR動作として既知である
論理操作が可能となるように、データ蓄積ブロック外部
のどこかで抵抗器16によりＨレベルへプルアップされて
いる。該抵抗器16は、良く知られているようにデュプレ
ッション型FETと呼ばれる素子で実現することも可能で
ある。

ワイヤードOR動作を行っているため、Cont Line15の
論理値は、各データ蓄積ブロック内部で該信号線15とGN
Dレベルの間に置かれているスイッチング素子７（４）
の内の少なくともひとつが導通状態であればＬレベル、
そうでないときはＨレベルとなる。

クロックΦ30がＨレベルである期間からΦ33がＨレベ
ルである期間の間には、競合制御信号線５のうちTag0〜
Tag2にこれから出力したいデータの優先順位タグを表す
データが与えられている。これらのデータは、競合制御
部14内で優先順位タグレジスタ９（１）〜９（３）に蓄
積されている情報と比較され、一致しているときのみ以
下の手順が実行されるように競合制御部14が制御され
る。

クロックΦ30がＨレベルである期間で、まずOut Flag
10がセットされる。これによりデータが出力するデータ
蓄積ブロック１（i₀）の選択が開始される。

次に続くクロックΦ31がＨレベルである期間で、も
し、Tag0〜Tag2に与えられているデータと優先順位タグ
レジスタ９（１）〜９（３）に蓄積されているデータが
等しく、Valid Data FlagllとOut Flag10とがセットさ
れているならば、スイッチング素子７（１）が導通状態
となり、スイッチング素子７（４）の導通／非導通がブ
ロック番号＃ｉを２進数表示したビット列のMSBにより
決定される。該MSBが１であるときはスイッチング素子
７（４）は導通状態、該MSBが０であるときは非導通状
態である。ここで、説明のために、スイッチング素子７
（４）が導通状態であることを、データ蓄積ブロックが
Cont Line15に論理値１を出力しているといい、スイッ
チング素子７（４）が非導通状態にあることを、データ
蓄積ブロックがCont Line15に論理値０を出力している
という。

Cont Line15の論理レベルは以下のように決定される
ことを注意しておく。

a.現在注目しているデータ蓄積ブロックが論理値１を出
力しているときには、Cont Line15の論理レベルはＬレ
ベルである。

b.現在注目しているデータ蓄積ブロックが論理値０を出
力しているときには、もし、他に論理値１を出力してい
るデータ蓄積ブロックが無ければCont Line15の論理レ
ベルはＨレベル、もし、他の論理値１を出力しているデ
ータ蓄積ブロックがあればCont Line15の論理レベルは
Ｌレベルとなる。

ブロック番号の内の１ビットを出力し、Cont Line15
の論理レベルが確定した後、各データ蓄積ブロック１
（ｉ）は自分が出力しているビットとCont Line15の論
理レベルとを比較し、その比較結果により以下のように
Out Flag10をセットもしくはリセットする。

a.自分が論理値１を出力しているとき Cont Line15の論理レベルは常にＬレベル、Out Flag1
0をセットする。

b.自分が論理値０を出力しているとき Cont Line15の論理レベルがＬレベルならOut Flag10
をリセット、Ｈレベルならばセットする。

次に続くクロックΦ32,Φ33がＨレベルである期間で
は、ブロック番号を２進数表示したビットをMSBの次の
ビットから順にLSBに向って１ビットづつ出力し、クロ
ックΦ31の時と同じことを行う。これにより、外部から
指定された優先順位タグと同じタグを持つデータが複数
個該バッファ装置に蓄積されていた場合に、同一の優先
順位タグを持つ複数のデータ蓄積ブロックの内、最も大
きなブロック番号を持つもの、すなわち最も古くからデ
ータを蓄積しているものに含まれるOut Flag10のみをセ
ットすることが可能になる。

第６図に、クロックΦ30がＨレベルである期間からΦ
33がＨレベルである期間までの同一の優先位順位タグを
持つデータを蓄積した複数個のデータ蓄積ブロックにつ
いて、その内部のOut Flag10の状態遷移の例を示す。同
図の例では外部から指定された優先順位タグを持つデー
タを、ブロック番号6,5,3,1の各データ蓄積ブロックが
持っている場合の例である。クロックΦ30では全てのOu
t Flag10がセットされているが、最終的にはブロック番
号６についてのOut Flag10のみがセットされ、その他は
リセットされている。

第３図に示すように、データ出力要求が無い場合はス
イッチング素子７（５）を用いてCont Line15をGNDレベ
ルに接続することにしても良い。このようにすると、デ
ータ出力要求が無い場合に、どのデータ蓄積ブロックも
データを出力しないようにすることができる。ただし、
この場合は、２進数表現を行った場合にビット列全てが
１であるようなブロック番号をデータ蓄積ブロックに使
用することはできない。第３図に示した例では、２進数
で111、すなわち10進数で７というブロック番号は使用
できなくなる。

一般的に言うと、本実施例と同様のデータ蓄積ブロッ
ク１（ｉ）により構成された優先制御機能付きバッファ
装置は、ブロック番号を構成するビット数に１を加えた
数のクロックがデータ出力を行うデータ蓄積ブロックの
決定のために必要になる。しかしながら、良く知られて
いるように、Cout Line15を並列化することにより、デ
ータ出力を行うデータ蓄積ブロックの決定のために必要
なクロック数を削減することも可能である。

前述のように、クロックΦ４がＨレベルである期間で
はデータ蓄積ブロックからのデータ出力ならびにシフト
範囲の決定が行われる。これらは以下の手順に従って実
行される。

データ蓄積ブロックからのデータ出力は以下のように
行われる。

Out Flag10がセットされているデータ蓄積ブロックに
おいて、クロックΦ４がＨレベルである期間にデータレ
ジスタ８（１）〜８（ｍ）、優先順位タグレジスタ９
（１）〜９（３）、Valid Data Flag11とデータ出力バ
ス６との間のスイッチング素子７が導通状態となり、こ
れらのラッチのＱ端子とデータ出力バス６とが接続され
る。その結果、該データ蓄積ブロック１（ｉ）に蓄積さ
れているデータがバッファ装置の外部に出力される。

また、シフト範囲の決定は次のように行われる。

クロックΦ４がＨレベルである期間には、Shift Flag
13のＤ端子にはシフト制御信号線３（ｊ）のShift Inの
論理値と、Out Flag10のＱ端子の出力する論理値の論理
和が与えられている。さらに、Shift Flag10のＤ端子に
与えられている信号は、シフト制御信号線３（ｊ）のSh
ift Out信号となり、ひとつ上のデータ蓄積ブロックのS
hift Inに接続されている。このため、Out Flag10のセ
ットされているデータ蓄積ブロック１（ｉ）と、そのデ
ータ蓄積ブロック１（ｉ）より上の全てのデータ蓄積ブ
ロック内のShift Flag13がこの時点でセットされる。Sh
ift Flag13のセットされているデータ蓄積ブロック１
（ｉ）がシフト範囲である。

クロックΦ５がＨレベルである期間、すなわちデータ
蓄積ブロック間でデータのシフトを行う期間では、デー
タレジスタ８（１）〜８（ｍ）、優先順位タグレジスタ
９（１）〜９（３）、Valid Data Flag11のＤ端子と自
分の上のデータ蓄積ブロックとの間のスイッチング素子
７、及びデータレジスタ８（１）〜８（ｍ）、優先順位
タグレジスタ９（１）〜９（３）、Valid Data Flag11
のＱ端子と自分の下のデータ蓄積ブロックとの間のスイ
ッチング素子７が導通状態になり、シフトチャネル４
（ｊ）が開けられる。さらに、Shift Flag13がセットさ
れているデータ蓄積ブロックにあるデータレジスタ８
（１）〜８（ｍ）、優先順位タグレジスタ９（１）〜９
（３）、Valid Data Flag11のWE端子にパネルが与えら
れ、これらのラッチの状態が入力シフトチャネル上のデ
ータに従って決定される。これにより、シフト範囲にあ
るデータがデータ蓄積ブロックひとつ分下にシフトされ
る。出力したデータを持っているデータ蓄積ブロックは
上から降りてくるデータを蓄積するが、それより下にあ
るデータ蓄積ブロックはこの期間ではデータを受け取ら
ないので、出力したデータの上にまだ出力されていない
データを上書きすることになり、結果として出力したデ
ータは消去されることになる。

以上説明した本発明の一実施例においては、クロック
Φ2,Φ3,Φ４がＨレベルである期間がそれぞれ異なって
おり、データ入力バス12、データ出力バス６、及び競合
制御信号線５は共用することが可能である。これらの信
号線を共用することにより、本発明による優先制御機能
付きバッファ装置をLSI技術で実現した場合に必要なチ
ップ面積を削減することができる。

次に、上記実施例の応用として、ｋ入力ｋ出力の共通
バッファ型セルスイッチについて示す。

第７図に示した共通バッファ型ATMセルスイッチは、
第１図に示した優先制御機能付きバッファ装置のデータ
入力バス２にｋ個のセル入力部17（１）〜17（ｋ）を、
データ出力バス６にｋ個のセル出力部18（１）〜18
（ｋ）をそれぞれ接続した構成を持つ。

本例においてデータ蓄積ブロック１（ｉ）には、デー
タとして該スイッチに入力されるセルが、優先順位タグ
として該セルの出力されるべき出力ポートを示す番号
が、それぞれ与えられ、蓄積される。

セルは、該セルの向かう出力ポートを示す番号と共に
セル入力部に入力され、該セル入力部17（１）〜17
（ｋ）に一旦保持される。

タイミング生成部19は、バッファ装置が第２図ステッ
プ203,204に示すデータ入力手続きを１回実行する度
に、セル入力部17（１）〜17（ｋ）にセルの出力を順次
許可してゆく。セルの出力の許可されたセル入力部は、
もし該セル入力部がセルを保持しているならばデータ入
力バス２に保持しているセルを出力する。出力されたセ
ルをバッファ装置が受取り、一旦蓄積する。

一方、バッファ装置が第２図のステップ206〜208に示
すデータ出力手続きを１回実行する度に、タイミング生
成部19は、順次出力ポート番号を優先順位タグとしてバ
ッファ装置を与え、かつ優先順位タグとして与えた出力
ポート番号を持つ出力ポートが接続されたセル出力部
に、データ出力バス６に出力されるセルを受け取るよう
に指令する。セルを受け取ったセル出力部は、該セルを
セルスイッチの外部に出力する。

以上の動作によりセルのスイッチングを行うことがで
きる。ここで、ひとつのセルが入力ポートから入力され
る、もしくはひとつのセルが出力ポートから出力される
ために必要な時間の間に、ｋ回のデータ入力手続き及び
データ出力手続きを実行できる動作速度をバッファ装置
が有することが望ましい。

次に第８図に示した本発明の他の実施例について説明
する。同図において、20（０）〜20（ｎ）はデータ蓄積
ブロック、21はデータ入力バス、23（１）〜23（ｎ）デ
ータ入力時にデータを入力する位置を決定するデータ入
力ブロック決定信号線、24（１）〜24（ｎ）はシフトチ
ャネル、25はデータ出力時にデータをシフトする範囲を
決定するシフト範囲決定ツリー、25（ｎ）はシフト範囲
決定ツリーのノード、26は出力したいデータのタグを入
力するタグ入力バス、27はデータを出力するデータ蓄積
ブロックを決定する出力データ決定ツリー、27nは出力
データ決定ツリーのノード、28はデータが出力されるデ
ータ出力バスである。この図に示した実施例は、第１図
に示した実施例でのシフト制御信号線３（１）〜３
（ｎ）がデータ入力ブロック決定信号線23（１）〜23
（ｎ）とシフト範囲決定ツリー25に分割され、また、第
１図での競合制御信号線５がタグ入力バス26と出力デー
タ決定ツリー27に分割された構成となっている。

本例では、データをシストする位置、並びにデータを
出力するデータ蓄積ブロックの決定にツリー構造の論理
回路を使用することにより、第１図に示した実施例より
も高速動作が可能な優先制御機能付きバッファ装置とな
る。

第８図に示した実施例でのデータ蓄積ブロック20
（０）〜20（ｎ）の構成例を第９図に示す。同図に示し
た構成は、第３図に示したデータ蓄積ブロック１（ｉ）
から、出力するデータを決定する競合制御を行う回路14
とデータ入力制御を行う回路を除いた構成である。

第10図に出力データ決定ツリー27の各ノードの構成例
を示す。

Out RQHは、自分の下側の部分木のリーフとして接続
されているデータ蓄積ブロックが蓄積しているデータの
中にタグ入力バスから入力されたタグと一致するタグと
持つものがひとつでも存在する時Ｈレベル、それ以外で
はＬレベルとなる。またOut RQTは、自分の上側の部分
目のリーフとして接続されているデータ蓄積ブロックが
蓄積しているデータの中にタグ入力バスから入力された
タグと一致するタグを持つものがひとつでも存在する時
Ｈレベル、それ以外ではＬレベルとなる。ここで、自分
を下側とは、データ蓄積ブロック間でのデータのシフト
の方向に一致する方向、上側とはデータのシフト方向と
反対の方向を指す。Out RQUからは、自分をルートとす
る部分木のリーフとして接続されているデータ蓄積ブロ
ックが蓄積しているデータの中にタグ入力バスから入力
されたタグと一致するタグを持つものがひとつでも存在
する時Ｈレベル、それ以外ではＬレベルが出力される。

一方、Out Enable Uは自分をルートとする部分木のリ
ーフとして接続されているデータ蓄積ブロックの内のひ
とつからデータを出力することが許可されたときＨレベ
ル、それ以外の時Ｌレベルとなる。Out Enable Hから
は、Out Enable UからＨレベルでありかつOut RQHがＨ
レベルの時、すなわち自分をルートとする部分木のリー
フにデータ出力が許可されてかつ自分の下側の部分木が
データ出力を要求しているときＨレベルが出力され、そ
れ以外ではＬレベルが出力される。また、Out Enable T
からは、Out Enable UがＨレベルかつOut RQHがＬレベ
ルかつOut RQHがＨレベルの時、すなわち自分をルート
とする部分木のリーフにデータが許可され、かつ自分の
下側の部分木がデータ出力を要求しておらず、かつ自分
の上側の部分木がデータ出力を要求している時、Ｈレベ
ルが出力され、それ以外ではＬレベルが出力される。

このノードを２進木状に接続し、そのリーフとしてデ
ータ蓄積ブロックのOut RQとOut Enableを接続し、さら
に２進木のルートのOut RQHとOut Enable Uを接続する
と、タグ入力バスから入力されたタグの同一のタグを持
つデータを蓄積しているデータ蓄積ブロックの内、最も
下側に存在するデータ蓄積ブロックのOut EnableのみＨ
レベルとなることは明かである。よって、この構成によ
り出力データ決定が可能になる。

第11図にシフト範囲決定ツリー25の各ノードの構成例
を示す。

Shift RQHは、自分の下側の部分木のリースとして接
続されているデータ蓄積ブロックの内のひとつからデー
タが出力された時Ｈレベル、それ以外ではＬレベルとな
る。またShift RQTは自分の上側の部分木のリーフとし
て接続されているデータ蓄積ブロックの内のひとつから
データが出力された時Ｈレベル、それ以外ではＬレベル
となる。Shift RQUからは自分をルートとする部分木の
リーフとして接続されているデータ蓄積ブロックの内の
ひとつからデータが出力された時Ｈレベル、それ以外で
はＬレベルが出力される。

一方、Shift Enable Uは、自分をルートする部分木の
リーフのデータ蓄積ブロックが蓄積されているデータが
シフトされる必要がある場合Ｈレベル、それ以外ではＬ
レベルとなる。Shift Enable Tからは自分の上側の部分
木のリーフのデータ蓄積ブロックが蓄積しているデータ
がシフトされる必要がある場合、すなわちShift RQHが
Ｈレベルであるか、または、Shift Enable UがＨレベル
である時Ｈレベル、それ以外ではＬレベルが出力され
る。Shift Enable Hからは、Shift RQHがＬレベルでか
つShift RQTがＨレベルの時、すなわち自分の下側の部
分木のリーフのデータ蓄積手段中のデータはシフトされ
る必要が無いが自分の上側の部分木のリーフについては
シフトする必要がある時を除いてShift Enable UがＨレ
ベルならばＨレベルが出力される。

このノードを２進木状に接続し、そのリーフとしてデ
ータ蓄積ブロックのShift RQおよびShift Enableを接続
し、さらに２進木のルートのShift RQUとShift Enable
Uを接続すると、データの出力されたデータ蓄積ブロッ
クから上側に存在するデータ蓄積ブロックのShift Enab
leを全てＨレベルとできることは明かである。よって、
この構成によりシフト範囲を決定することができる。

第８図に示した実施例におけるクロック波形を第12図
に示す。この波形はいわゆる５相クロックとなってい
る。競合制御が組合せ回路で実現されているので、競合
制御に必要なクロックの波形が単純化されている。

第８図に示した実施例においても、第１図に示した実
施例と同様、規則的な構造を持つLSI化に適した優先制
御機能付きバッファ装置を得ることができる。

本発明は上記実施例に限定されるものではなく、その
要旨を逸脱しない範囲で適宜変形して実施できる。

［発明の効果］以上説明したように本発明によれば、リニアアレイ状
に配置された複数のデータ蓄積ブロックをバス等の信号
線で規則的に接続することにより優先制御機能付きバッ
ファ装置を実現するので、回路の規則性が大きく、LSI
化が容易である。

【図面の簡単な説明】

第１図は本発明の一実施例である優先制御機能付きバッ
ファ装置の構成を示す図、第２図は第１図の優先制御機
能付きバッファ装置の動作を説明するフローチャート、
第３図はデータ蓄積ブロックの詳細な構成を示す図、第
４図は第３図内で使用されるラッチの詳細な構成を示す
図、第５図はデータ蓄積部を動作させるために必要なク
ロックのタイミングチャート、第６図はOut Flagの状態
遷移を説明する図、第７図は本発明の一実施例を用いた
共通バッファの構成を示す図、第８図は本発明の他の実
施例に係る優先制御機能付きバッファ装置の構成を示す
図、第９図はそのデータ蓄積ブロックの構成例を示す
図、第10図は出力データ決定ツリーの各ノードの構成例
を示す図、第11図はシフト範囲決定ツリーの各ノードの
構成例を示す図、第12図は第８図の装置に用いるクロッ
ク波形のタイミングチャートである。１（０）〜１（ｎ）……データ蓄積ブロック２……データ入力バス３（１）〜３（ｎ）……シフト制御信号線４（１）〜４（ｎ）……シフトチャネル５……競合制御信号線６……データ出力バス

Claims

(57)【特許請求の範囲】

【請求項１】通信路に接続され、情報データ伝送の優先
制御を行うバッファ装置において、前記情報データを入力するデータ入力バス及び前記情報
データを出力するデータ出力バスとの間にリニアアレイ
状に配置され、前記情報データを蓄積する複数のデータ
蓄積ブロックと、前記データ入力バスから前記複数のデータ蓄積ブロック
の内、空きのデータ蓄積ブロックへ前記情報データを入
力する手段と、前記情報データ出力に伴い情報データの出力がなされた
データ蓄積ブロックに各データ蓄積ブロック間に備えら
れたデータシフトチャンネルに基づいて、前記データ蓄
積ブロックの予め定められた配列方向に順次情報データ
を前記各データ蓄積ブロック間で入れ替えていくデータ
シフト手段と、入力された情報データに付加された優先順位及び前記デ
ータ蓄積ブロックの配列性向に伴う優先順位に従って選
択されたデータ蓄積ブロックから前記情報データを前記
データ出力バスへ出力するデータ出力手段とを有するこ
とを特徴とするバッファ装置。
【請求項２】出力ポートに関する番号が付加されたATM
セルが複数の入力ポートそれぞれに入力され、その入力
されたATMセルを複数の出力ポートの内の所望の出力ポ
ートから出力するよう構成されたATMセルスイッチにお
いて、前記入力ポート及び出力ポートとの間にリニアアレイ状
に配置され、前記入力されたATMセルを蓄積する複数の
データ蓄積ブロックと、この複数のデータ蓄積ブロックの内の空きのデータ蓄積
ブロックへ、前記入力ポートから入力されたATMセルを
蓄積する手段と、前記出力ポートに関する番号及び前記複数のデータ蓄積
ブロックの配列性向に従い、選択されたデータ蓄積ブロ
ックから前記ATMセルを所望の出力ポートへ出力するATM
セル出力手段と、このATMセル出力手段によりATMセルが出力された後の前
記複数のデータ蓄積ブロックに対し、予め定められた配
列方向にかつ優先順位に従ってATMセルを入れ替え操作
するATMセルシフト手段とを有することを特徴とするATM
セルスイッチ。