JP2717577B2 - Sector mark detection device - Google Patents

Sector mark detection device

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JP2717577B2
JP2717577B2 JP16002189A JP16002189A JP2717577B2 JP 2717577 B2 JP2717577 B2 JP 2717577B2 JP 16002189 A JP16002189 A JP 16002189A JP 16002189 A JP16002189 A JP 16002189A JP 2717577 B2 JP2717577 B2 JP 2717577B2
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【発明の詳細な説明】 〔産業上の利用分野〕 本発明は光ディスクなどの円盤状記録媒体のセクタ
(扇形領域)の位置を識別するマークであるセクタマー
クを検出するための装置に係り、特に記録媒体の記録面
に傷があったりほこりが付着している場合でもセクタマ
ークを有効に検出することができると共に検出精度を向
上させることができ、しかも従来よりもレジスタの数を
削減して回路規模を縮小させることができるセクタマー
ク検出装置に関する。
Description: BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to an apparatus for detecting a sector mark which is a mark for identifying a position of a sector (sector area) of a disk-shaped recording medium such as an optical disk, and more particularly to an apparatus for detecting a sector mark. Even when the recording surface of the recording medium is scratched or dusty, the sector mark can be effectively detected and the detection accuracy can be improved, and the number of registers can be reduced compared to the conventional circuit. The present invention relates to a sector mark detection device capable of reducing the size.

〔従来の技術〕[Conventional technology]

光ディスクなどの円盤状記録媒体には、トラックを区
切る各セクタごとに、それを識別するためのセクタマー
クが記録されている。このセクタマークは例えばまず最
初に所定のビット数aだけ1データを連続して記録し
(“1111…”)、次にこれに続けて所定のビット数bだ
け0のデータを連続して記録し(“0000…”)、さらに
これに続けて上記と同様に所定のビット数c,d…nだけ
それぞれ連続する1および連続する0のデータを交互に
記録させることにより形成されている。
On a disc-shaped recording medium such as an optical disk, a sector mark for identifying each sector that divides a track is recorded. In this sector mark, for example, first, 1 data is continuously recorded for a predetermined number of bits a (“1111...”), And subsequently, 0 data is continuously recorded for a predetermined number of bits b. (“0000...”), And subsequently, data of consecutive 1s and consecutive 0s are alternately recorded by a predetermined number of bits c, d.

第3図および第4図はこのようなセクタマークを検出
するための従来のセクタマーク検出装置を示す回路図で
ある。
FIG. 3 and FIG. 4 are circuit diagrams showing a conventional sector mark detecting device for detecting such a sector mark.

これらのうち第3図はデータが入力されるシフトレジ
スタ1とこのシフトレジスタ1からの出力が入力される
各ゲート2,3,4…を用い、各ゲート2,3,4…からの出力が
すべてHighレベルとなったときにANDゲート5からセク
タマーク検出信号が出力されるようになっている。
3 uses a shift register 1 to which data is input and gates 2, 3, 4,... To which an output from the shift register 1 is input, and outputs from the gates 2, 3, 4,. A sector mark detection signal is output from the AND gate 5 when all become High level.

また第4図は、データが入力されるカウンタ6と、こ
のカウンタ6から与えられた信号をクロックに同期して
そのまま出力するDフリップフロップ7,8,9,10と、この
各Dフリップフロップ7〜10からの出力が所定のパター
ンとなったときにHighレベルの信号を出力する組み合せ
回路11と、この組み合せ回路11からの出力とクロックが
入力されるシフトレジスタ12からの出力を受けてセクタ
マーク検出信号を出力するANDゲート13とから成ってい
る。
FIG. 4 shows a counter 6 to which data is input, D flip-flops 7, 8, 9, and 10 for directly outputting a signal given from the counter 6 in synchronization with a clock, and each D flip-flop 7 And a combination circuit 11 that outputs a high-level signal when the output from .about.10 has a predetermined pattern, and receives the output from the combination circuit 11 and the output from the shift register 12 to which the clock is input, and outputs the sector mark. And an AND gate 13 for outputting a detection signal.

〔発明が解決しようとする課題〕[Problems to be solved by the invention]

しかしながら、前記第3図に示す検出装置ではセクタ
マークの各パターンの全てをシフトレジスタ1に取り込
む必要があり、セクタマークのビット数だけ記憶素子が
必要になるので回路規模が大きくなってしまう。また記
録媒体のディスクに傷があったりほこりが付着している
と、検出されたパターンがセクタマークのパターンと完
全には一致しないことになり検出不能となってしまう。
また第4図の検出装置においても、記録媒体の傷やほこ
りに弱いという点では第3図のそれと同様である。また
この第4図の装置では、例えば“1111"というパターン
と“0000"というパターンが入力された場合にその各パ
ターンの相互順序の判別ができないため、いずれの順序
でもセクタマーク検出信号が出力されてしまうという誤
検出のおそれがある。
However, in the detection device shown in FIG. 3, it is necessary to take in all the patterns of the sector mark into the shift register 1, and the number of storage elements required for the number of bits of the sector mark increases the circuit scale. Further, if the recording medium disk is scratched or dusty, the detected pattern does not completely match the pattern of the sector mark, and the detection becomes impossible.
The detection device of FIG. 4 is also similar to that of FIG. 3 in that it is susceptible to scratches and dust on the recording medium. In the apparatus shown in FIG. 4, for example, when a pattern "1111" and a pattern "0000" are input, the mutual order of the patterns cannot be determined, so that the sector mark detection signal is output in any order. There is a risk of false detection.

本発明は上記のような課題を解決するためのものであ
り、記録媒体の記録面に傷があったりほこりが付着して
いる場合でもセクタマークを有効に検出することができ
ると共に検出精度を向上させることができ、しかも従来
よりもレジスタの数を削減して回路規模を縮小させるこ
とができるセクタマーク検出装置を提供することを目的
とする。
The present invention has been made to solve the above problems, and can effectively detect a sector mark and improve detection accuracy even when a recording surface of a recording medium is scratched or dusty. It is another object of the present invention to provide a sector mark detecting device capable of reducing the number of registers and reducing the circuit scale as compared with the conventional one.

〔課題を解決するための手段〕[Means for solving the problem]

本発明は、信号(1)が連続するパターンと信号
(0)が連続するパターンとが繰返されるセクタマーク
を、記録媒体からの読出し信号内で検出するセクタマー
ク検出装置において、 前記各パターンの信号(1)を計数する検出カウンタ
と、各パターンの信号(0)を計数する検出カウンタと
が設けられ、各検出カウンタが信号(1)または信号
(0)を計数し、その計数値が正常なパターンのビット
数に関連して予め定められたビット数に至ったときに、
後続のパターンを計数する検出カウンタに対しリセット
を不能とするイネイブル信号が与えられるようにし、 前記検出カウンタが計数を開始したことに関連しクロ
ックの計数を開始して時間計測を行うリセット発生カウ
ンタが設けられ、前記検出カウンタが計数しているパタ
ーンが正常な信号であるときに前記イネイブル信号が与
えられる時刻よりも後に、このイネイブル信号が与えら
れるべき前記検出カウンタに対しリセット発生カウンタ
からリセット信号が与えられ、 前記検出カウンタのいずれもリセットされることがな
く、前記セクタマークのパターンの全てにおいて信号
(1)と信号(0)の計数が完了したときに、セクタマ
ークの検出信号が出力されることを特徴とするセクタマ
ーク検出装置。
The present invention relates to a sector mark detection device for detecting, in a read signal from a recording medium, a sector mark in which a pattern in which a signal (1) is continuous and a pattern in which a signal (0) is continuous are repeated. A detection counter for counting (1) and a detection counter for counting the signal (0) of each pattern are provided. Each detection counter counts the signal (1) or the signal (0), and the count value is normal. When a predetermined number of bits is reached in relation to the number of bits in the pattern,
An enable signal for disabling reset is provided to a detection counter that counts a subsequent pattern, and a reset generation counter that starts counting clocks and measures time in association with the detection counter starting counting is provided. A reset signal is provided from a reset generation counter to the detection counter to which the enable signal is to be provided after the time at which the enable signal is provided when the pattern counted by the detection counter is a normal signal. When none of the detection counters is reset and the counting of the signal (1) and the signal (0) is completed in all of the sector mark patterns, a sector mark detection signal is output. An apparatus for detecting a sector mark, comprising:

上記において、セクタマークでの、信号(1)の連続
と、信号(0)の連続をパターンa,パターンb,パターン
c,…としたときに、 各パターンa,b,c,…のそれぞれに個別に対応する複数
の前記検出カウンタA,B,C,…と、それぞれの検出カウン
タA,B,C,…の計数の開始に関連して、各パターンa,b,c,
…の計数ごとに選択される複数の前記リセット発生カウ
ンタA′,B′,C′,…が設けられ、 前記検出カウンタA,B,C,…のいずれかが信号を所定ビ
ット数計数したときに、次段の検出カウンタにのみ前記
イネイブル信号が与えられ、 前記リセット発生カウンタA′,B′,C′,…のいずれ
かが所定の時間を計数したときに、前記前記検出カウン
タA,B,C,…の全てにリセット信号が与えられるものとす
ることが可能である。
In the above description, the continuation of the signal (1) and the continuation of the signal (0) at the sector mark are defined as pattern a, pattern b, and pattern.
.., and a plurality of detection counters A, B, C,... respectively corresponding to the respective patterns a, b, c,. In connection with the start of counting, each pattern a, b, c,
A plurality of reset occurrence counters A ', B', C ',... Which are selected each time counting is performed, and when any of the detection counters A, B, C,. The enable signal is applied only to the next detection counter, and when any of the reset occurrence counters A ′, B ′, C ′,... Has counted a predetermined time, the detection counters A, B , C,... Can be provided with a reset signal.

〔作用〕[Action]

上記手段によれば、1および0のデータが所定のパタ
ーンa,b,c…ごとに連続して交互に記録されたセクタマ
ークを、その記録された順序に従って検出し、最終的に
その順序通りのパターンが検出されたときだけセクタマ
ーク検出信号を出力するようにしている。
According to the above means, the sector marks in which the data of 1 and 0 are continuously and alternately recorded for each of the predetermined patterns a, b, c... The sector mark detection signal is output only when the pattern (1) is detected.

すなわち、正規のセクタマークを示すデータが入力さ
れた場合は、例えば複数段に設けられる検出カウンタA,
B,C…は、入力される1または0のデータを所定のビッ
ト数a′,b′,c′…だけカウントして、順次イネイブル
信号を次段のカウンタに出力する。したがって、リセッ
ト発生カウンタ部からリセット信号が入力されても、前
記イネイブル信号を受けたカウンタはカウント動作を継
続し、最後段のカウンタによってセクタマーク検出信号
が出力されるようになっている。
That is, when data indicating a legitimate sector mark is input, for example, detection counters A and
B, C ... count input 1 or 0 data by a predetermined number of bits a ', b', c '... and sequentially output enable signals to the next stage counter. Therefore, even if the reset signal is input from the reset generation counter section, the counter receiving the enable signal continues the counting operation, and the last stage counter outputs the sector mark detection signal.

また正規のセクタマークでないデータが入力された場
合は、検出カウンタ部の各カウンタA,B,C…からイネイ
ブル信号が出力されないので、リセット発生カウンタ部
からのリセット信号により検出カウンタがリセットさ
れ、セクタマーク検出信号が出力されることはない。
When data that is not a legitimate sector mark is input, an enable signal is not output from each of the counters A, B, C,... Of the detection counter unit. No mark detection signal is output.

また各カウンタA,B,C…は、入力データのうちの1ま
たは0のデータの入力回数が、前記各パターンa,b,c…
の各ビット数に関連して定められる回数a′,b′,c′…
となったときにイネイブル信号またはセクタマーク検出
信号を出力されるようになっている。そのため、入力デ
ータがセクタマークの各パターンa,b,c…と完全に一致
しなくてもある程度一致すればセクタマーク検出信号が
出力されるので、記録媒体への傷やほこりの付着によっ
て入力データの一部に欠落が生じた場合でもセクタマー
クを有効に検出することができるようになる。
Each of the counters A, B, C,... Has the number of times of inputting data of 1 or 0 among the input data.
A ′, b ′, c ′... Determined in relation to the number of bits of
, An enable signal or a sector mark detection signal is output. Therefore, even if the input data does not completely match each of the sector mark patterns a, b, c, etc., a sector mark detection signal is output if the input data matches to some extent. It is possible to effectively detect a sector mark even when a part of the data is missing.

〔実施例〕〔Example〕

以下図面に基づいて本発明の実施例を説明する。 Hereinafter, embodiments of the present invention will be described with reference to the drawings.

第1図は本発明の一実施例に係るセクタマーク検出装
置の構成を示す回路図、第2図は第1図のセクタマーク
検出装置の動作を説明するためのタイムチャートであ
る。
FIG. 1 is a circuit diagram showing a configuration of a sector mark detection device according to one embodiment of the present invention, and FIG. 2 is a time chart for explaining the operation of the sector mark detection device of FIG.

第1図において、符号21は01検出カウンタで、複数個
の1または0の検出カウンタA,B,C,D…Nにより構成さ
れている。これらの各検出カウンタA〜Nは、読出しデ
ータおよびシステムクロックの入力については並列接続
されており、各カウンタのEN端子から出力されるイネイ
ブル信号(リセット信号の入力に拘らずカウンタを動作
状態に保つための信号)については縦続接続されてい
る。このイネイブル信号は、各検出カウンタA,B,C,D…
(ただしNを除く)において読出しデータから1または
0のデータをクロックに同期して検出し、その検出回数
が各カウンタごとに予め定められた所定の回数に達した
とき、次段以降の全ての検出カウンタに対して出力され
るものである。もっともこのイネイブル信号は、C以降
の検出カウンタについてはANDゲート22c,22d…22nを介
して入力されるようになっているため、このイネイブル
信号のC以降の検出カウンタC,D…Nへの入力は、その
前段の全ての検出カウンタからイネイブル信号が出力さ
れている場合に限られるようになっている。また最後段
の検出カウンタNからは、読出しデータから1のデータ
が所定回数入力されたとき、セクタマーク検出信号が出
力されるようになっている。
In FIG. 1, reference numeral 21 denotes a 01 detection counter, which comprises a plurality of 1 or 0 detection counters A, B, C, D. These detection counters A to N are connected in parallel with respect to the input of the read data and the system clock, and keep the counters in operation regardless of the enable signal output from the EN terminal of each counter (regardless of the input of the reset signal). Are connected in cascade. This enable signal is transmitted to each detection counter A, B, C, D ...
(Except for N), data of 1 or 0 is detected from the read data in synchronization with the clock, and when the number of times of detection reaches a predetermined number predetermined for each counter, all the data from the next stage onward are detected. This is output to the detection counter. However, since the enable signal is input to the detection counters after C through the AND gates 22c, 22d... 22n, the enable signal is input to the detection counters C, D. Is limited to the case where the enable signal is output from all the detection counters at the preceding stage. The detection counter N at the last stage outputs a sector mark detection signal when 1 data from the read data is input a predetermined number of times.

また符号23はリセット発生カウンタで、複数個のリセ
ット信号出力用のカウンタA′,B′,C′,D′,E′…(以
下「カウンタA′,B′,C′…」と略す)が並列接続され
て構成されている。すなわち、各カウンタA′,B′,C′
…にはそれぞれ、クロックが入力されるとともにマルチ
プレクサ24からの選択信号が入力されるようになってい
る。このマルチプレクサ24は、各検出カウンタA,B,C,D
…のM端子から出力されるモード信号を受けて各カウン
タA′,B′,C′…のいずれかを作動させるための制御信
号(選択信号)を出力するためのものである。また前記
各カウンタA′,B′,C′…の出力側はORゲート25の入力
側に接続されている。これにより、各カウンタA′,
B′,C′…のいずれかのカウンタからリセット信号が出
力された場合、このORゲート25から前記各検出カウンタ
A〜Nのそれぞれにリセット信号が入力されるようにな
っている。
Reference numeral 23 denotes a reset generation counter, which is a plurality of reset signal output counters A ', B', C ', D', E '(hereinafter, abbreviated as "counters A', B ', C'..."). Are connected in parallel. That is, each counter A ', B', C '
.. Are supplied with a clock and a selection signal from the multiplexer 24. The multiplexer 24 includes detection counters A, B, C, D
Receive a mode signal output from the M terminal of... And output a control signal (selection signal) for operating any of the counters A ′, B ′, C ′. The output side of each of the counters A ', B', C ',... Is connected to the input side of the OR gate 25. Thereby, each counter A ',
When a reset signal is output from one of the counters B ', C',..., A reset signal is input from the OR gate 25 to each of the detection counters A to N.

次に第2図のタイムチャートを参照して本実施例の動
作を説明する。
Next, the operation of the present embodiment will be described with reference to the time chart of FIG.

同図(c)を前記各検出カウンタA〜Nに入力される
読出しデータを示す波形、(d)は各検出カウンタA〜
Nおよびリセット出力用の各カウンタA′,B′,C′…に
入力されるクロックを示す波形である。また同図(b)
はセクタマークの各パターンのうちの1のデータが連続
する各パターンa,c,eのビット数(クロックパルスの
数)に対応する期間、ならびに0のデータが連続する各
パターンb,dのビット数(クロックパルスの数)に対応
する期間を示している。
FIG. 3C shows a waveform indicating read data input to each of the detection counters A to N, and FIG.
It is a waveform showing a clock input to N and each counter A ', B', C '... For reset output. In addition, FIG.
Is a period corresponding to the number of bits (the number of clock pulses) of each pattern a, c, e in which one data of each pattern of the sector mark is continuous, and the bit of each pattern b, d in which 0 data is continuous. A period corresponding to the number (the number of clock pulses) is shown.

第1図において、セクタマークを示すデータが01検出
カウンタ21内の各検出カウンタA〜Nに入力されると、
各検出カウンタA〜Nはそれぞれクロックに同期して1
または0のデータが入力された回数のカウントを開始す
る。そして、検出カウンタAは、前記期間aに相当する
ビット数に関連して予め定められたビット数a′(この
実施例では上記期間aに相当するビット数よりも若干少
ないビット数)までカウントしたとき、イネイブル信号
E1(第2図(e))を出力するようにしている。このイ
ネイブル信号E1は、ANDゲート22c〜22nにより検出カウ
ンタC以降の検出カウンタには入力されず、検出カウン
タBに入力されるだけである。
In FIG. 1, when data indicating a sector mark is input to each of the detection counters A to N in the 01 detection counter 21,
Each of the detection counters A to N is 1 in synchronization with the clock.
Alternatively, the counting of the number of times data of 0 is input is started. Then, the detection counter A counts up to a predetermined bit number a '(in this embodiment, a bit number slightly smaller than the bit number corresponding to the period a) in relation to the bit number corresponding to the period a. When the enable signal
E1 (FIG. 2 (e)) is output. The enable signal E1 is not input to the detection counters after the detection counter C by the AND gates 22c to 22n, but is only input to the detection counter B.

また、検出カウンタAに“1"のデータが入力されたと
き(セクタマークは1のデータから始まるように設定さ
れている)検出カウンタAからモード信号(例えば“1
0")が出力される。マルチプレクサ24はこのモード信号
を受けてリセット出力用カウンタA′に選択信号を送
り、カウンタA′の動作を開始させる。このカウンタ
A′は入力されるクロックパルスの数をカウントし、第
2図(b)のパターンaの期間よりも若干短い期間α
(同図(a)参照)に相当するクロックパルスの数まで
カウントしたときαリセット信号(第2図(j)参照)
を出力する。このαリセット信号が出力されると、前記
検出カウンタAからのイネイブル信号E1が入力されてい
る検出カウンタBを除く他の検出カウンタはリセットさ
れて、イネイブル信号E3,E4及びセクタマーク検出信号
が出力されることが阻止されるようになっている。
When data "1" is input to the detection counter A (the sector mark is set to start with data 1), a mode signal (for example, "1") is output from the detection counter A.
0 "). The multiplexer 24 receives the mode signal and sends a selection signal to the reset output counter A 'to start the operation of the counter A'. And a period α slightly shorter than the period of the pattern a in FIG.
(See FIG. 2 (j)) when counting up to the number of clock pulses corresponding to (see FIG. 2 (a))
Is output. When the α reset signal is output, the other detection counters except the detection counter B to which the enable signal E1 from the detection counter A is input are reset, and the enable signals E3 and E4 and the sector mark detection signal are output. Is prevented.

次に第2図(b)のパターンbのデータが入力される
と、検出カウンタBが“0"信号の検出回数のカウントを
開始する。そして“0"をパターンbのデータのビット数
よりも短いビット数b′のデータだけカウントしたとき
イネイブル信号E2を出力する。このイネイブル信号E2は
ANDゲート22cを介して検出カウンタCのみに出力され
る。また、検出カウンタBはそのカウント開始と同時に
モード信号(例えば“00")をマルチプレクサ24に出力
する。マルチプレクサ24はこのモード信号を受けて選択
信号をβカウンタB′に出力してβカウンタのB′の動
作を開始させる。βカウンタB′はクロックパルスの数
を計数し、前記パターンbの期間のビット数よりも若干
短い期間β(第2図(a)参照)に相当するクロックパ
ルスの数まで計数したときβリセット信号(第2図
(k)参照)を出力する。このβリセット信号により、
これより先にイネイブル信号E1およびE2が入力されてい
る検出カウンタBおよびC以外の他の検出カウンタD,…
Nはリセットされて、これらの検出カウンタD,Nからイ
ネイブル信号E4およびセクタマーク検出信号が出力され
ることが阻止される。
Next, when the data of the pattern b in FIG. 2B is input, the detection counter B starts counting the number of times of detection of the “0” signal. Then, when "0" is counted only for data having a bit number b 'shorter than the bit number of the pattern b data, the enable signal E2 is output. This enable signal E2 is
It is output only to the detection counter C via the AND gate 22c. Further, the detection counter B outputs a mode signal (for example, “00”) to the multiplexer 24 simultaneously with the start of the counting. The multiplexer 24 receives this mode signal and outputs a selection signal to the β counter B ′ to start the operation of the β counter B ′. The β counter B 'counts the number of clock pulses, and when counting up to the number of clock pulses corresponding to a period β slightly shorter than the number of bits in the period of the pattern b (see FIG. 2A), a β reset signal (See FIG. 2 (k)). By this β reset signal,
The detection counters D,... Other than the detection counters B and C to which the enable signals E1 and E2 have been input earlier.
N is reset to prevent output of the enable signal E4 and the sector mark detection signal from these detection counters D and N.

以後同様に検出カウンタCおよびDがそれぞれ“1"の
データの入力回数および“0"のデータの入力回数を計数
し、所定回数(第2図(b)のdおよびeの期間に対応
するビット数より若干少ないビット数)まで計数したと
き、それぞれイネイブル信号E3およびE4(第2図(g)
および(f)参照)を出力するようにしている。また同
様にリセット出力用のγカウンタC′,δカウンタ
D′,εカウンタE′も、それぞれ第2図(a)のγ,
δ,εに対応するクロックパルスの数を計数したとき、
それぞれγリセット信号、δリセット信号およびεリセ
ット信号(第2図(l),(m)および(n)参照)を
出力するようになっている。
Thereafter, similarly, the detection counters C and D respectively count the number of times of inputting "1" data and the number of times of inputting "0" data, and determine the predetermined number of times (bits corresponding to the periods d and e in FIG. 2B). When counting up to the number of bits slightly smaller than the number, the enable signals E3 and E4 (FIG. 2 (g))
And (f)). Similarly, the reset output γ counter C ′, δ counter D ′, and ε counter E ′ are respectively γ and C in FIG.
When counting the number of clock pulses corresponding to δ and ε,
It outputs a γ reset signal, a δ reset signal, and an ε reset signal (see FIGS. 2 (l), (m) and (n)).

以上の動作により、それぞれの検出カウンタA,B,C,D
が順に動作し、イネイブル信号E1,E2,E3が出力され、こ
のイネイブル信号が出された後にα,β,γ…リセット
信号が出されることにより、すなわちこれらの信号の組
合せにより、正規の信号が入力したときには検出用カウ
ンタA,B,C,D…がリセットをかけられることなく順に動
作してゆく。そして、最後段の検出カウンタNによって
“1"のデータの入力回数が第2図(b)に示すeの期間
に対応するビット数より若干少ないビット数までカウン
トされたとき、セクタマーク検出信号(第2図(i)参
照)が出力されるようになっている。
By the above operation, each detection counter A, B, C, D
Operate sequentially, and enable signals E1, E2, E3 are output. After the enable signals are output, α, β, γ... Reset signals are output, that is, by the combination of these signals, a normal signal is output. When input, the detection counters A, B, C, D... Operate sequentially without being reset. When the number of times of inputting "1" data is counted to a bit number slightly smaller than the bit number corresponding to the period e shown in FIG. 2B by the last detection counter N, the sector mark detection signal ( (See FIG. 2 (i)).

一方、正規のセクタマーク以外のデータが入力された
場合は、前段の検出カウンタA(B,C…)からイネイブ
ル信号E1(E2,E3…)が出力される前にリセット信号用
カウンタA′(B′,C′…)からα(β,γ…)リセッ
ト信号が出力されて検出カウンタB,C,D…がリセットさ
れるので、誤ってセクタマーク検出信号が出力されるお
それはない。
On the other hand, when data other than the legitimate sector mark is input, the reset signal counter A '() is output before the enable signal E1 (E2, E3...) Is output from the detection counter A (B, C. B ′, C ′...) Output the α (β, γ...) Reset signal and reset the detection counters B, C, D.

以上のように本実施例によれば、リセット出力用のカ
ウンタA′〜E′により所定の期間α〜εを経過すると
リセット信号を出力するようにしている。そのため、各
検出カウンタA,B,C…がセクタマークの各パターンa,b,c
…の各期間(第2図(b)参照)を超えて無制限に“1"
または“0"の入力回数をカウントしてしまいそのためセ
クタマーク検出信号が誤って出力されてしまうというお
それがなくなる。また、リセット発生カウンタ23を用い
ることにより、前段の検出カウンタからイネイブル信号
が出力されない限り後段の検出カウンタはカウント動作
ができないようになっているので、入力されるデータか
ら検出される“111…”および“000…”の各パターンの
間の順序が正規のセクタマークの各パータンの順序と一
致しているかどうかが判別されるようになり、セクタマ
ーク検出の精度が向上さるようになる。
As described above, according to the present embodiment, the reset signals are output when the predetermined periods α to ε have elapsed by the reset output counters A ′ to E ′. Therefore, each detection counter A, B, C...
Unlimited "1" beyond each period (see Fig. 2 (b))
Alternatively, there is no danger that the number of times of inputting "0" is counted and a sector mark detection signal is erroneously output. Further, by using the reset occurrence counter 23, the subsequent detection counter cannot perform the counting operation unless the enable signal is output from the previous detection counter, so that "111 ..." detected from the input data is used. And the order between the patterns of “000...” Is determined to be the same as the order of the patterns of regular sector marks, and the accuracy of sector mark detection is improved.

また、本実施例では、検出カウンタA,B,C…およびN
がイネイブル信号およびセクタマーク検出信号を出力す
るのは、“1"または“0"のデータの入力回数を、セクタ
マークの各パターンa,b,c…の各データ(第2図(b)
参照)のビット数に相当する回数a′,b′,c′…よりも
若干少ない回数までカウントしたときとしているので、
例えば記録媒体の傷やほこりの付着などによりデータの
一部に欠落が生じた場合でも、セクタマークを有効に検
出できるようになる。
In this embodiment, the detection counters A, B, C.
Outputs the enable signal and the sector mark detection signal because the number of times of input of data "1" or "0" is determined by the data of each pattern a, b, c... Of the sector mark (FIG. 2 (b)
), The number of times is slightly smaller than the number of times a ′, b ′, c ′...
For example, even when a part of data is missing due to a scratch or dust attached to a recording medium, a sector mark can be effectively detected.

さらに本実施例では、n個の記憶素子を使用したカウ
ンタで2nビットのデータを数えることができるので、例
えば第3図のように2nビットのデータを数えるのに2n
の記憶素子を必要とする従来の装置に比べて、回路規模
を大幅に縮小させることが可能となる。
Further, in this embodiment, it is possible to count 2 n bits of data in the counter using the n memory elements, e.g., FIG. 3 the 2 n memory devices to count the 2 n bits of data as It is possible to greatly reduce the circuit scale as compared with a conventional device that requires the above.

〔効果〕〔effect〕

本発明では、前段のカウンタからイネイブル信号が与
えられていないとリセット発生カウンタ部からのリセッ
ト信号によりカウント動作が阻止されるようになってい
る。よって、入力データから得られる各パターン間の順
序がセクタマークの各パターンa,b,c…間の順序と一致
するときだけセクタマーク検出信号が出力されることに
なり、セクタマーク検出の精度が向上されるようにな
る。
In the present invention, when the enable signal is not supplied from the preceding stage counter, the count operation is prevented by the reset signal from the reset generation counter section. Therefore, the sector mark detection signal is output only when the order between the patterns obtained from the input data matches the order between the patterns a, b, c... Of the sector mark, and the accuracy of the sector mark detection is improved. Will be improved.

さらに本発明によれば、n個の記憶素子を使用して2n
ビットのデータをカウントすることも可能であり、従来
のセクタマーク検出装置に比べて記憶素子の数を減らす
ことができ、回路規模を縮小させることができる。
Further in accordance with the present invention, 2 n using n storage elements
It is also possible to count bit data, so that the number of storage elements can be reduced and the circuit scale can be reduced as compared with a conventional sector mark detection device.

【図面の簡単な説明】[Brief description of the drawings]

第1図は本発明の一実施例に係るセクタマーク検出装置
の構成を示す回路図、第2図は第1図のセクタマーク検
出装置の動作を説明するためのタイムチャート、第3図
および第4図はそれぞれ従来のセクタマーク検出装置を
示す回路図である。 21……01検出カウンタ、23……リセット発生カウンタ、
A,B,C,D,N……検出カウンタ、A′,B′,C′,D′,E′…
…カウンタ。
FIG. 1 is a circuit diagram showing a configuration of a sector mark detection device according to one embodiment of the present invention, FIG. 2 is a time chart for explaining the operation of the sector mark detection device of FIG. 1, FIG. FIG. 4 is a circuit diagram showing a conventional sector mark detection device. 21 ... 01 detection counter, 23 ... reset occurrence counter,
A, B, C, D, N ... detection counter, A ', B', C ', D', E '...
…counter.

Claims (2)

(57)【特許請求の範囲】(57) [Claims] 【請求項1】信号(1)が連続するパターンと信号
(0)が連続するパターンとが繰返されるセクタマーク
を、記録媒体からの読出し信号内で検出するセクタマー
ク検出装置において、 前記各パターンの信号(1)を計数する検出カウンタ
と、各パターンの信号(0)を計数する検出カウンタと
が設けられ、各検出カウンタが信号(1)または信号
(0)を計数し、その計数値が正常なパターンのビット
数に関連して予め定められたビット数に至ったときに、
後続のパターンを計数する検出カウンタに対しリセット
を不能とするイネイブル信号が与えられるようにし、 前記検出カウンタが計数を開始したことに関連しクロッ
クの計数を開始して時間計測を行うリセット発生カウン
タが設けられ、前記検出カウンタが計数しているパター
ンが正常な信号であるときに前記イネイブル信号が与え
られる時刻よりも後に、このイネイブル信号が与えられ
るべき前記検出カウンタに対しリセット発生カウンタか
らリセット信号が与えられ、 前記検出カウンタのいずれもリセットされることがな
く、前記セクタマークのパターンの全てにおいて信号
(1)と信号(0)の計数が完了したときに、セクタマ
ークの検出信号が出力されることを特徴とするセクタマ
ーク検出装置。
1. A sector mark detecting apparatus for detecting, in a read signal from a recording medium, a sector mark in which a pattern in which a signal (1) is continuous and a pattern in which a signal (0) is continuous are repeated. A detection counter for counting the signal (1) and a detection counter for counting the signal (0) of each pattern are provided. Each detection counter counts the signal (1) or the signal (0), and the count value is normal. When a predetermined number of bits is reached in relation to the number of bits of the pattern,
An enable signal for disabling reset is provided to a detection counter that counts a subsequent pattern, and a reset generation counter that starts counting clocks and measures time in association with the detection counter starting counting is provided. A reset signal is provided from a reset generation counter to the detection counter to which the enable signal is to be provided after the time at which the enable signal is provided when the pattern counted by the detection counter is a normal signal. When none of the detection counters is reset and the counting of the signal (1) and the signal (0) is completed in all of the sector mark patterns, a sector mark detection signal is output. An apparatus for detecting a sector mark, comprising:
【請求項2】セクタマークでの、信号(1)の連続と、
信号(0)の連続をパターンa,パターンb,パターンc,…
としたときに、 各パターンa,b,c,…のそれぞれに個別に対応する複数の
前記検出カウンタA,B,C,…と、それぞれの検出カウンタ
A,B,C,…の計数の開始に関連して、各パターンa,b,c,…
の計数ごとに選択される複数の前記リセット発生カウン
タA′,B′,C′,…が設けられ、 前記検出カウンタA,B,C,…のいずれかが信号を所定ビッ
ト数計数したときに、次段の検出カウンタにのみ前記イ
ネイブル信号が与えられ、 前記リセット発生カウンタA′,B′,C′,…のいずれか
が所定の時間を計数したときに、前記前記検出カウンタ
A,B,C,…の全てにリセット信号が与えられる請求項1記
載のセクタマーク検出装置。
2. A continuation of the signal (1) at a sector mark,
The continuation of the signal (0) is defined as pattern a, pattern b, pattern c, ...
, And a plurality of the detection counters A, B, C,... Respectively corresponding to the respective patterns a, b, c,.
In connection with the start of counting of A, B, C, ..., each pattern a, b, c, ...
A plurality of reset occurrence counters A ', B', C ',... Which are selected for each of the counts are provided, and when any of the detection counters A, B, C,. , The enable signal is given only to the next detection counter, and when any of the reset occurrence counters A ′, B ′, C ′,.
2. The sector mark detecting device according to claim 1, wherein a reset signal is supplied to all of A, B, C,.
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