JP2709112B2 - 画像処理機能を備えた薄膜型ラインセンサ - Google Patents

Description

【発明の詳細な説明】 （発明の属する技術分野） 本発明は、ファクシミリやイメージスキャナ等に用い
られる薄膜型ラインセンサにおいて、画像の高品質化や
図形認識等のため読み取った信号に種々の処理を施す画
像処理技術に関するものである。

（従来の技術） 画像処理はイメージセンサ等で入力した原画信号に人
為的な操作を加えることにより、出力画像の高品質化や
図形認識等での特徴抽出を行うことを目的としている。

この画像処理の中で近傍処理と呼ばれる処理は、ある
画素からの信号に、その画素の隣の画素からの信号ある
いはその画素を囲む数個の画素からの信号の和を加算ま
たは減算する処理で、画像の高品質化や図形認識に有効
なため広く使用されている。そして近傍処理では、信号
の加算または減算時の各画素の重み付けを変えるだけ
で、ノイズの影響を低減させる平均化処理、画像をより
鮮明にするエッジ強調処理、ぼけ補正処理、図形認識を
容易にする輪郭抽出処理等、種々の処理を行うことがで
きる。

近傍処理について、エッジ強調を例にとり第５図で具
体的に説明する。いまラインセンサで読み取った主走査
方向〔左右方向（ｘ）とよぶ〕の画信号が第５図（ａ）
のような強度分布関数ｆ（ｘ）をもつとする。エッジ強
調処理を行うためには、ｆ（ｘ）の２階微分をとり、こ
れをもとに画信号ｆ（ｘ）から差し引けばよい。

ある点のｆ（ｘ）の２階微分をとるには、第５図
（ｂ）に示すように中心画素を１、その左右の画素を−
1/2の重み付けにすればよい。すなわち、左右両隣の２
つの画素の信号に−1/2を乗じ、これを中心画素の信号
に加えらればよい。このようにｆ（ｘ）の２階微分によ
り得られる信号は第５図（ｃ）のようになる。

この信号はｆ（ｘ）の２階微分にすでに−１が掛けら
れているため、そのまま原信号に加えれば第５図（ｄ）
のような信号が得られ、エッジ強調処理ができる。

以上は簡単のため、左右方向のみのエッジ強調処理に
ついて説明したが、２次元的に行うためには第５図
（ｅ）に示すように副走査方向（上下方向とよぶ）を含
めた周辺の４画素を−1/A（Ａ≧４）、中心画素を１と
した重み付けにすればよい。

以上エッジ強調処理を例に説明したが、近傍処理では
いずれの処理においても、ある画素を中心にその画素の
上下左右の画素からの信号も同時に取り込んで処理する
必要がある。ところが従来のラインセンサでは上下方向
については１ラインずつしか読み込まないため、上下に
またがる３画素の信号を同時に処理することができず、
このため画像処理にはラインメモリやフレームメモリを
必要としていた。

以下に従来から用いられている薄膜型ラインセンサに
よる近傍処理について説明する。従来、次の２つの方法
が用いられていた。その第１の方法はコンピュータを用
いる方法である。この方法では、１画面の画信号をA/D
変換したのち、一旦コンピュータのフレームメモリに取
入れ、フレームメモリから逐次データを読みだし上記処
理を行う。

第２の方法は第６図に示すような電気回路を用いて行
う。図において、Z_inは入力端子、Z1は出力端子、１は
加算器、２は増幅率が−1/Aの増幅器、４は１画素分の
遅延回路、５はラインメモリによる１ライン分の遅延回
路である。

上述のように従来のラインセンサでは１ラインずつし
か信号を読み取らないため、この方法では１ライン前ま
たは２ライン前に読み取った信号や１画素または２画素
前に読み取った信号を各遅延回路4,5で蓄えておき、こ
れらを１画素分のみ遅延させた信号に同時に加算して第
５図（ｅ）の処理を実行する。

しかしながら、上記従来の２方法には、以下の問題点
がある。第１のコンピュータを用いる方法では、パソコ
ンクラス以上のコンピュータを使用する必要があり、装
置全体の価格が高くなる。また、１画面全体を一旦メモ
リに蓄積する必要があるが、ラインセンサで読み取る１
画面の情報量は10⁷〜10⁸bitと極めて膨大な量である。

現在用いられているフレームメモリの容量は高高〜10
⁶bitであり、このためフレームメモリを多数並べる必要
がある。また、このような１画面分の多量のデータをメ
モリから逐次取り出し順次処理するため、処理時間が長
くなる。このような理由から、現状では１個のフレーム
メモリを用い入力した多くの情報を間引いている場合が
多い。

次に、第２の電気回路的に処理する方法では、上記の
ように遅延回路が必要となるが、特に１ラインまたは２
ライン分の遅延回路では、〜10³段程度のシフトレジス
タなどによるラインメモリが必要となる。このため回路
が複雑でかつ高価となる。

（発明の目的） 本発明の目的は上記従来の方法における問題点に鑑
み、安価で簡単な回路による画像処理機能を備えた薄膜
型ラインセンサを提供することにある。

（発明の構成） （発明の特徴と従来技術との差異） 本発明は上記目的を達成するため、薄膜型ラインセン
サでは受光素子を（ｎ×ｍ）行３列のアレー状に並べ
（副走査方向を行、主走査方向を列と呼ぶことにす
る）、各列の受光素子からの信号を並列に同時に画像処
理回路に入力することにより、ラインメモリやフレーム
メモリを用いずに上記の近傍処理等の画像処理を行うこ
とを最も主要な特徴とする。

本発明による薄膜型ラインセンサでは（ｍ×ｎ）行３
列に配置した受光素子アレーをマトリクス駆動で３列同
時に走査して各列からの信号を同時に出力する。

したがってｊ回目の主走査では、上下方向で上からｊ
−１、ｊおよびｊ＋１番目のラインからの画信号を同時
にセンサ部から出力できるので、例えば主走査において
左右方向で左からｉ＋１行目を選択しているときは、１
画素分または２画素分の遅延回路を用いるだけで、左か
らｉ番目、上からｊ番目の画〔｛i,j｝と略す。以下同
様〕を中心にその上下左右の｛i,j−１｝，｛ｉ−1,
j｝，｛ｉ＋1,j｝，｛i,j＋１｝からの画信号を同時に
加算あるいは減算できる。

このため、従来のような１ライン分または２ライン分
の遅延回路が不要となり、ラインメモリやフレームメモ
リを省略できる点が異なる。

（実施例） 実施例１ 本発明の第１の実施例の等価回路図を第１図に示す。
本実施例は薄膜型ラインセンサでエッジ強調処理を行う
例である。第１図（ａ）は受光素子アレーやマトリクス
駆動回路等からなるセンサ部を示す。受光素子アレー
（Ａ）は（ｍ×ｎ）行３列とした（以下、各列上からＡ
列,B列,C列とよぶ）。また、第１図（ｂ）は画像処理部
を示す。本実施例では受光素子としたCdS−CdSeの光導
電体を用いた。

第１図において、S₁〜S_nは共通電極選択用のスイッ
チ、K_A1〜K_Am,K_B1〜K_BmおよびK_C1〜K_Cmは個別電極選択
用のスイッチ、A₁₁〜A_nm,B₁₁〜B_nmおよびC₁₁〜C_nmは受
光素子、Z_inは画像処理部（ｂ）の入力端子、Z1およびZ
2は出力端子、A_A,A_BおよびA_Cはプリアンプ、Ｅは電源電
圧、１は加算器、２は増幅率が−1/Aの増幅器、４は１
画素分の遅延回路である。主走査方向の受光素子のピッ
チは125μｍとした。また、副走査方向の３受光素子
（３画素）の配列ピッチも125μｍとした。

本実施例の薄膜型ラインセンサの主走査は以下の方法
で行う。まず、スイッチS₁をONとし第１ブロックの３×
ｍ個の全受光素子（A₁₁〜A_1m,B₁₁〜B_1m,C₁₁〜C_1m）の共
通電極に電源電圧Ｅを印加する。次に、これと同時に３
つのスイッチK_A1,K_B1,K_C1をONする。これにより、各ブ
ロックの第１行目の３つの受光素子（A₁₁,B₁₁,C₁₁〜
A_n1,B_n1,C_n1）が出力端に接続される。

これらのスイッチをONすることにより、３つの受光素
子A₁₁,B₁₁,C₁₁が並列に電源から出力まで電気的につな
がり、光強度に依存した光導電体の抵抗できまる電流が
プリアンプA_A,A_B,A_Cで増幅された後、出力される。すな
わち、３つの受光素子A₁₁,B₁₁,C₁₁からの信号が同時に
出力される。

３つの受光素子A₁₁,B₁₁,C₁₁からの出力の読み取りが
終了すると、３つのスイッチK_A1,K_B1,K_C1をOFFとし、次
に３つのスイッチK_A2,K_B2,K_C2をONする。これにより、
各ブロックの第２行目の３つの受光素子（A₁₂,B₁₂,C₁₂
〜A_n2,B_n2,C_n2）が出力端に接続される。これらのスイ
ッチをONすることにより、３つの受光素子A₁₂,B₁₂,C₁₂
が並列に電源から出力まで電気的につながり出力され
る。以下同様にしてK_A3,K_B3,K_C3からK_Am,K_Bm,K_Cmまでの
スイッチを３つずつ順次ONしてA₁₃,B₁₃,C₁₃からA_1m,
B_1m,C_1mまでの受光素子からの出力を３つずつ並列に順
次読み出す。

以上のようにして第１ブロックの全受光素子からの出
力を読み終えると、スイッチS₁をOFFにし、次にスイッ
チS₂をONして第２ブロックの共通電極に電源電圧Ｅを印
加し、第１ブロックと同様にして第２ブロックの読み取
りを行う。以下同様にしてスイッチS_nまでONして第ｎブ
ロックまでの読み取りを行い、１主走査による読み取り
を終了する。

原稿の移動またはセンサの移動により副走査を行いな
がら上記方法で３ラインずつ読み取り、原稿全面の読み
取りを行う。原稿またはセンサを副走査方向に移動させ
るが、この移動は１主走査につき１ラインとした。すな
わちある走査でｊ−１ライン、ｊラインおよびｊ＋１ラ
インを読み取ったとすれば、次の走査ではｊライン、ｊ
＋１ラインおよびｊ＋２ラインを読み取る。

以上、本実施例における薄膜型ラインセンサの走査方
法について述べたが、次に本実施例のエッジ強調処理に
ついて説明する。上記の走査方法により並列に出力され
る３つの信号をサンプルホールド回路（図略）を通した
後、第１図（ｂ）に示す画像処理部に並列に入力する。
いまｊ＋１回目の主走査でｉ＋１行目を選択していると
すれば、１画素分遅延させたＡ列およびＣ列からの信
号、およびＢ列からの遅延の無い信号と２画素分遅延さ
せた信号を加算器1Aで加算し、これに−1/A（Ａ≧４）
を増幅器２で乗じてから１画素分遅延させたＢ列からの
信号に加算器1Bで加算すると、ちょうど（i,j）画素の
信号から、その画素の上下左右の画素の信号の和の1/A
を差し引いたものとなり、第１図（ｂ）のＰ点において
原画の明暗を２次元的に２階微分した信号が得られる。

この２階微分信号を再び（i,j）画素の信号からの信
号に加算器1Cで加え出力端Z1に出力すると、エッジ強調
処理済みの信号が得られる。本実施例では、−1/Aの値
を変えることによりエッジ強調の大きさを調整すること
も可能である。

以上説明したように本実施例の薄膜型ラインセンサで
は簡単な回路によるエッジ強調処理機能を付随している
が、もちろんエッジ強調のない画像も出力できる。この
場合、−1/Aを０として出力端子Z1からの出力も可能で
あるが、処理回路の入力側で各列からの信号を並列に取
り出す出力端子Z2からも出力できる。この場合は、副走
査速度を１主走査につき３ラインとして３倍の速度で入
力しても副走査方向の解像度は従来の受光素子が１列配
置の薄膜型ラインセンサと同一である。

実施例２ 本発明の第２の実施例の等価回路図を第２図に示す。
第２図において、Z3およびZ4は出力端子、３は減算器で
ある。本実施例は薄膜型ラインセンサに図形認識等に有
効な輪郭抽出処理機能を備えた例である。本実施例で使
用したセンサ部は第１の実施例で使用した第１図（ａ）
と同じである。したがって、第２図ではセンサ部は省略
し、画像処理部のみを記載した。

上記第１の実施例で述べた走査方法により並列に出力
される３つの信号をサンプルホールド回路（図略）を通
した後、画像処理部に並列に入力する。本実施例ではＢ
列の信号からＡ列の信号を差し引いた信号、およびＣ列
の信号からＡ列の信号を差し引いた信号を別々に出力端
子Z3,Z4に出力する。２つの出力はいずれも副走査方向
における画像の濃淡情報の微分値を出力する。このた
め、出力された１画面の映像には原画の濃淡変化の激し
い部分が明確に現れ、図形の輪郭抽出が可能になる。

なお、出力端子Z3およびZ4の２つの出力は、微分の刻
み幅の大きさがそれぞれ１画素分,2画素分となってお
り、必要に応じて使い分けることが可能となっている。

実施例３ 本発明の第３の実施例の等価回路図を第３図に示す。
第３図において、21〜28はそれぞれ増幅率が1/A₁〜1/A₈
の増幅器である。本実施例で使用したセンサ部は第１の
実施例で使用したものと同じであるため、第３図ではセ
ンサ部は省略し、画像処理部のみを記載した。

上記第１の実施例で述べた走査方法により並列に出力
される３つの信号をサンプルホールド回路（図略）を通
した後、画像処理部に並列に入力する。本実施例では、
A,B,C各列の信号と、２画素分遅延したA,B,C各列の信号
および１画像素分遅延したA,C列の信号にそれぞれある
値（1/A₁〜1/A₈）を乗じて、夫々の加算器1A,1B,1Cで加
算した出力と、これらを１画素分遅延したＢ列の信号に
加算器1Dで加える。

いま、ｊ＋１回目の主走査でｉ＋２行目を選択してい
るとすれば、上記加算処理における各画素の重みづけは
第４図に示すようになる。本実施例では上記の1/A₁〜1/
A₈の値を装置外部で変化できるようにしているため、こ
れらの値を変えることにより種々の画像処理が可能であ
る。例えば、 1/A₁＝1/A₂＝1/A₃＝1/A₄＝1/A₅＝1/A₆＝1/A₇＝1/A₈ ＜−８ に設定すれば、上記第１の実施例と同様にエッジ強調処
理ができる。この場合、第１の実施例に比べ近傍の画素
の数が多いため精度のよい処理が可能である。

また、 1/A₁＝1/A₂＝1/A₃＝1/A₄＝1/A₅＝1/A₆＝1/A₇＝1/A₈ ＝１ に設定すれば平均化処理が可能となり、ノイズの影響を
低減できる。

以上説明したように本実施例の薄膜型ラインセンサで
は簡単な回路により種々の画像処理が可能となっている
が、もちろん画像処理のない通常の画像も出力できる。
この場合、 1/A₁＝1/A₂＝1/A₃＝1/A₄＝1/A₅＝1/A₆＝1/A₇＝1/A₈ ＝０ と設定して出力端子Z1からの出力も可能であるが、処理
回路の入力側で各列からの信号を並列に取り出す出力端
子Z2からも出力できる。この場合は、副走査速度を１主
走査につき３ラインとして３倍の速度で入力しても副走
査方向の解像度は従来の受光素子が１列配置の薄膜型ラ
インセンサと同一である。

以上においては本発明の３つの実施例を示したに留ま
るが、本発明の精神を逸脱することなしに種々の変形、
変更をなし得ることは言うまでもない。例えば、上記実
施例ではセンサ部はCdS−CdSeによる受光素子アレー
と、マトリクス駆動による走査回路で構成したが、３列
を同時に読み取り、かつその３列からの信号を並列に出
力できるものであれば、受光素子の種類や走査方法ある
いはセンサ部の構成法に関係なく本発明を実施できるこ
とは明らかである。

また、上記実施例で示した画像処理部においても１回
路例を示したに留まり、同一機能を有する種々の回路構
成が可能である。例えば、第１の実施例ではそれぞれの
信号を加算してから−1/Aを乗じたが、加算前にそれぞ
れの信号に−1/Aを乗じてもよい。また、第３の実施例
では１画素分遅延したＢ列の信号を除く他の８つの信号
にそれぞれ1/A₁〜1/A₈を乗じたが、常に 1/A₁＝1/A₂＝1/A₃＝1/A₄＝1/A₅＝1/A₆＝1/A₇＝1/A₈ （＝1/A） なる条件で使用する場合に、これら８つの信号を加算し
たのちに1/Aを乗じてもよい。

（発明の効果） 以上説明したように、本発明の薄膜型ラインセンサで
は（ｍ×ｎ）行３列に配置した受光素子アレーをマトリ
クス駆動で３列同時に走査し、副走査方向に並んだ３つ
の受光素子からの信号を並列に同時に画像処理部に入力
できるため、画像処理のためのフレームメモリやライン
メモリが不要になる。このため、画像処理部における回
路を簡単に構成でき、製作が容易となって低価格の画像
処理機能付き薄膜型ラインセンサを実現できる。また、
上述のように信号増幅において単に増幅率を変えるだけ
で、種々の画像処理ができ汎用性に富んだ画像処理機能
を提供することができる。

また、本発明では上記のように受光素子の配置が２次
元的となるが、受光素子の選択や信号読み取りのための
駆動には、従来のラインセンサで用いられているマトリ
クス駆動を用い、基板から取り出す端子数を減らし、少
数の外付けICでスイッチングを行うことができる。

【図面の簡単な説明】

第１図は本発明の第１の実施例の等価回路図、第２図は
第２の実施例の等価回路図、第３図は第３の実施例の等
価回路図、第４図は第３の実施例のラインセンサで行う
画像処理の各画素の重み付けを示す図、第５図は画像処
理の原理を示す図、第６図は従来のラインセンサによる
画像処理法を示す図である。 １……加算器、２……増幅率が−1/Aの増幅器、３……
減算器、４……１画素分の遅延回路、５……ラインメモ
リによる１ライン分の遅延回路、21……増幅率が−1/A₁
の増幅器、22……増幅率が−1/A₂の増幅器、23……増幅
率が−1/A₃の増幅器、24……増幅率が−1/A₄の増幅器、
25……増幅率が−1/A₅の増幅器、26……増幅率が−1/A₆
の増幅器、27……増幅率が−1/A₇の増幅器、28……増幅
率が−1/A₈の増幅器、K_A1〜K_An,K_B1〜K_Bn,K_C1〜K_Cn……
個別電極選択用スイッチ、A₁₁〜A_nm,B₁₁〜B_nm,C₁₁〜C_nm
……受光素子、S₁〜S_n……共通電極スイッチ、A_A,A_B,A_C
……プリアンプ、Ｅ……電源電圧、Z1〜Z4……出力端
子、Z_in……画像処理部の入力端子。

Claims (1)

(57)【特許請求の範囲】
1. 【請求項１】多数の薄膜受光素子を用いた薄膜型ライン
   センサにおいて、複数の薄膜受光素子が主走査方向に列
   をなして配置され、かつその列が副走査方向にＫ列配列
   された受光手段と、該受光手段の副走査方向に各列から
   １個ずつ計Ｋ個の受光素子を１組としてマトリクス駆動
   により順次選択することにより走査する走査手段と、該
   走査手段により１組として選択された前記Ｋ個の受光素
   子からの信号を並列に入力し、選択された１組或いは数
   組を一括して処理する画像処理手段とで構成されたこと
   を特徴とする画像処理機能を備えた薄膜型ラインセン
   サ。