【発明の詳細な説明】
（産業上の利用分野）
本発明は、電荷結合素子の信号処理回路に関する。
（従来の技術）
電荷結合素子（以後CCDと略記す）の雑音源には固定
パターン雑音、信号電流や暗電流によるシヨツト雑音、
リセツト雑音、出力アンプの雑音等がある、とりわけ近
年のCCD固体撮像素子でチップが小形化されかつ多画素
化される傾向にあるため、これに伴う信号量の減少に対
処して、これら雑音の低減が強く望まれている。
上記雑音のうち、リセット雑音および出力アンプ雑音
の低域成分を低減させるCCDの信号処理回路として相関
二重サンプリング（以後CDSと記す）回路が知られてい
る（アイ・イー・イー・イー・ジヤーナル・オブ・ソリ
ツド・ステート・サーキツト〔IEEE Journal of Solid
−State Circuits〕第SC−９巻、１号、１〜13ページ、
1974年２月）。このCDS回路は、第４図に示すごとく、C
CD101の出力端に接続されたバツフアアンプ102と、カツ
プリングコンデンサ103とスイツチ104および直流電圧源
105とから成るクランプ回路106と、信号を次段に伝える
ためのバツフアアンプ107と、スイツチ108とホールドコ
ンデンサ109とから成るサンプルホールド回路110と、反
転アンプ111とで構成されている。本CDS回路の動作を第
５図に示すタイミングチヤートを使つて説明する。まず
時刻t51〜t52ではクランプ回路106のスイツチ104に印加
されているクランプパルスφＣがオン状態となるため、
CCD出力信号のフイードスルーレベル１は直流電圧源105
の電位VCにクランプされる。次に時刻t53〜t54ではクラ
ンプパルスφＣがオフし、代わつてサンプルホールド回
路110のスイツチ108に印加されているサンプルパルスφ
Ｓがオン状態となるため、CCD出力信号の信号レベル１
はホールドコンデンサ109に伝達・保持され、出力アン
プ111を介して外部へ出力される。時刻t55〜t56ではク
ランプパルスφＣが再びオン状態となるため、CCD出力
信号のフイードスルーレベル２は電位VCにクランプされ
る。次いで時刻t57〜t58ではサンプルパルスφＳが再び
オン状態となるため、時刻t53〜t57の間信号レベル１を
保持してきたホールドコンデンサ109は代わつて信号レ
ベル２を保持するようになり、以後、同様な動作が繰り
返される。以上の動作に従えば、CDS回路では、CCD出力
部でのリセツト動作のばらつきなどによつて、たとえフ
イードスルーレベル１とフイードスルーレベル２の電位
が異なつていても、この電位差は外部に出力されず、フ
イードスルーレベル１と信号レベル１の電位差あるいは
フイードスルーレベル２と信号レベル２の電位差であら
わされるCCDの正確な出力信号情報のみが出力されるこ
とになる。言い換えれば、本CDS回路を用いることによ
り、CCD出力部におけるリセツト動作のばらつきに起因
するリセツト雑音と出力アンプ雑音のうち低域成分が除
去される。
（発明が解決しようとする問題点）
しかしながら、綿密な測定の結果、上述したCDS回路
では折り返し雑音が発生するため、雑音除去効果が期待
通り発揮されていないことが判明した。この折り返し雑
音は、第６図に示すごとく、ナイキスト周波数以上に分
布する出力アンプ雑音の高域成分がクランプ動作やサン
プリング動作によつて低域に折り返えされることによつ
て発生する雑音であり、微弱な信号を扱うCDS回路では
至要な雑音源となつている。
本発明は上述した従来の欠点を除去したもので、その
目的とするところは、雑音低域効果の大きいCCDの新し
い信号処理回路を提供することにある。
（問題点を解決するための手段）
本発明によれば、電荷結合素子の出力信号の帯域を制
限するとともに該出力信号のフイードスルーレベルを一
定電位にクランプするソフトクランプ回路と、このリフ
トクランプ回路の出力信号のレベルを一定期間にわたつ
て取り出すゲート回路と、このゲート回路の出力信号中
に含まれる不要な高域成分を除去するローパスフイルタ
とを具備したことを特徴とする電荷結合素子の信号処理
回路が得られる。
（作用）
ソフトクランプ回路ではCCD出力信号のフイードスル
ーレベルを一定電位にクランプしているので、リセツト
雑音と出力アンプ雑音の低域成分を同時に低減できる。
さらに、クランプする前に帯域制限しているので、クラ
ンプ動作による出力アンプ雑音高域成分の低域への折り
返しを小さくすることもできる。また、ゲート回路で
は、サンプルホールド回路のごとく、出力アンプ雑音の
高域成分が低域へ折り返されることはない。結果とし
て、本発明による信号処理回路によれば、CCDの低雑音
化が達成できる。
（実施例）
以下、本発明の実施例について図面を用いて説明す
る。第１図は本発明によるCCDの信号処理回路の実施例
であり、抵抗１とカツプリングコンデンサ２とスイツチ
３および直流電圧源４とから成るソフトクランプ回路５
と、スイツチ６から成るゲート回路７と、ローパスフイ
ルタ８と、バツフアアンプ9,10,11および反転アンプ12
とで構成されている。ここでCCD13からの出力は、それ
ぞれの段にバツフアアンプ9,10,11を介して、ソフトク
ランプ回路５、ゲート回路７、ローパスフイルタ８、反
転アンプ12の順に接続されている。本実施例の動作を第
２図に示すタイミングチヤートを使つて説明する。まず
時刻t1〜t2ではソフトクランプ回路５のスイツチ３に印
加されているクランプパルスφＣがオン状態となるた
め、カツプリングコンデンサ２は直流電圧源４の電位VC
に充電される。一方、バツフアアンプ９からのCCD出力
信号は抵抗１を介してカツプリングコンデンサ２に伝達
されるため、低域成分のみが通過するような帯域制限を
受け、この出力信号中に含まれる出力アンプ雑音の高域
成分は減衰される。すなわち、クランプがソフトに行な
われることになる。このため、リセツト雑音と出力アン
プ雑音の低域成分が除去されるばかりでなく、クランプ
動作に伴つて発生する出力アンプ雑音高域成分の低域へ
の折り返しを最小限に押さえることができる。なお、こ
のときのクランプの速度は抵抗１（抵抗値Ｒ）とカツプ
リングコンデンサ２（容量Ｃ）の直列接続の時定数CRに
依存する。すなわち、時定数CRを小さくするとクランプ
速度は上がるが、CCD出力信号中に含まれる雑音の高域
成分が除去できなくなるため、クランプ動作による折り
返し雑音が増加する。反対に時定数CRを大きくすると折
り返し雑音は減少するものの、クランプ速度が落ちるた
め、クランプが掛からなくなることもある。よつて時定
数CRはクランプが正常に掛かる範囲で、折り返し雑音が
最小となるように選ばねばならない。実験によれば、CC
Dのクロツク周波数が7.2MHzのとき、抵抗１を50〜150
Ω、カツプリングコンデンサ２を100〜500pF、クランプ
パルスφＣの幅を20〜40nSの範囲で選べば最も良い結果
が得られた。次に時刻t3〜t4ではクランプパルスφＣが
オフし、代わつてゲート回路７のスイツチ６に印加され
ているゲートパルスφＧがオン状態となるため、ゲート
回路７からは、同図の20に示すごとく、CCD出力信号の
信号レベルのみが選択されて出力される。かかるゲート
回路の動作では、従来のサンプルホールド回路のごと
く、ある信号レベルを保持することがないため、雑音の
高域成分が低域に折り返されることはない。ゲート回路
７からの出力信号は、カツトオフ周波数がナイキスト周
波数と一致したローパスフイルタ８により不要な高域成
分が除去され、通常のビデオ信号に変換される。その
後、反転アンプ12により規定の振幅まで増幅され、外部
へ出力される。
第３図にクロツク周波数7.2MHzで動作するCCD二次元
イメージセンサを使つて、従来のCDS回路と本発明によ
る信号処理回路の信号対雑音化（以後S/Nと記す）を比
較した結果を示す。測定は帯域を4.2MHzに制限し、ビデ
オノイズメータのハイパスフイルタを切り換えることに
より行なつた。ここで、それぞれの回路のゲインは同一
となるように調整されている。すなわち、本発明で用い
たゲート回路７の信号に対するゲインは従来のサンプル
ホールド回路110のゲインに比べて低いため、反転アン
プ12のゲインを上げて、回路全体で同一のゲインとなる
ように調整されている。同図からも明らかなように、本
発明による信号処理回路のS/Nは従来のCDS回路に比べて
約4dB優れており、100k−4.2MHz帯域においてS/N約62dB
と良好な値が示されている。この約4dBの差は視覚上も
顕著であり、再生画像上に現われる細かい粒子状の雑音
として、はつきりと識別できる。
（発明の効果）
以上述べたように、本発明によるCCDの信号処理回路
によれば、従来のCDS回路のごとく、出力アンプの雑音
の高域成分が低域に折り返されることがないため、大幅
な低雑音化が可能となる。また、回路構成はCDS回路よ
りも簡単なため、調整箇所は少なく、量産化を目的とし
たハイブリツドIC化にも容易に対処できる。Description: TECHNICAL FIELD The present invention relates to a signal processing circuit of a charge-coupled device. (Prior art) Noise sources of charge-coupled devices (hereinafter abbreviated as CCD) include fixed pattern noise, shot noise due to signal current and dark current,
There are reset noise, output amplifier noise, and the like.Particularly, in recent CCD solid-state imaging devices, chips are becoming smaller and more pixels are used. Reduction is strongly desired. Among the above-mentioned noises, a correlated double sampling (hereinafter referred to as CDS) circuit is known as a CCD signal processing circuit for reducing low-frequency components of reset noise and output amplifier noise (IEEE journal).・ Solid State Circuit [IEEE Journal of Solid
-State Circuits] SC-9, No. 1, pp. 1-13,
February 1974). This CDS circuit, as shown in FIG.
A buffer amplifier 102 connected to the output terminal of the CD 101, a coupling capacitor 103 and a switch 104, and a DC voltage source
It comprises a clamp circuit 106 comprising a buffer 105, a buffer amplifier 107 for transmitting a signal to the next stage, a sample / hold circuit 110 comprising a switch 108 and a hold capacitor 109, and an inverting amplifier 111. The operation of the present CDS circuit will be described with reference to the timing chart shown in FIG. The clamp pulse phi C being applied to switch 104 of the first time t 51 ~t 52 in the clamp circuit 106 is turned on,
The feedthrough level 1 of the CCD output signal is a DC voltage source 105
Is clamped to the potential V C of. Next time t 53 in ~t 54 clamp pulse phi C is turned off, instead connexion sample hold sample pulse being applied to the switch 108 of the circuit 110 phi
Since S is turned on, the signal level of the CCD output signal becomes 1
Are transmitted to and held by the hold capacitor 109 and output to the outside via the output amplifier 111. Since the time t 55 ~t 56 in the clamp pulse phi C is again turned on, off Eid through level 2 of the CCD output signal is clamped to the potential V C. Then for a time t 57 ~t 58 Sample pulse phi S is turned on again, the hold capacitor 109 that has been held between the signal level 1 at time t 53 ~t 57 becomes to retain behalf connexion signal level 2 Thereafter, the same operation is repeated. According to the above operation, in the CDS circuit, even if the potential of the feedthrough level 1 and the potential of the feedthrough level 2 are different due to the variation of the reset operation in the CCD output section, this potential difference is external. , And only the accurate output signal information of the CCD represented by the potential difference between the feedthrough level 1 and the signal level 1 or the potential difference between the feedthrough level 2 and the signal level 2 is output. In other words, by using the present CDS circuit, low-frequency components of reset noise and output amplifier noise caused by variation in reset operation in the CCD output unit are removed. (Problems to be Solved by the Invention) However, as a result of careful measurement, it has been found that aliasing noise occurs in the above-described CDS circuit, so that the noise removal effect is not as expected. As shown in FIG. 6, this aliasing noise is generated when the high frequency component of the output amplifier noise distributed above the Nyquist frequency is aliased back to a lower frequency by a clamping operation or a sampling operation. However, it is an essential noise source in CDS circuits that handle weak signals. An object of the present invention is to eliminate the above-mentioned disadvantages of the prior art and to provide a new signal processing circuit for a CCD having a large noise low-frequency effect. (Means for Solving the Problems) According to the present invention, a soft clamp circuit that limits the band of an output signal of a charge-coupled device and clamps a feedthrough level of the output signal to a constant potential, and a lift clamp A charge-coupled device comprising: a gate circuit for extracting a level of an output signal of the circuit over a predetermined period; and a low-pass filter for removing unnecessary high-frequency components contained in the output signal of the gate circuit. A signal processing circuit is obtained. (Operation) In the soft clamp circuit, the feedthrough level of the CCD output signal is clamped at a constant potential, so that the low frequency components of the reset noise and the output amplifier noise can be reduced at the same time.
Further, since the band is limited before the clamping, the return of the high frequency component of the output amplifier noise to the low frequency due to the clamping operation can be reduced. Further, in the gate circuit, the high-frequency component of the output amplifier noise does not return to the low frequency band, unlike the sample-and-hold circuit. As a result, according to the signal processing circuit of the present invention, low noise of the CCD can be achieved. (Example) Hereinafter, an example of the present invention will be described with reference to the drawings. FIG. 1 shows an embodiment of a signal processing circuit for a CCD according to the present invention, which comprises a soft clamp circuit 5 comprising a resistor 1, a coupling capacitor 2, a switch 3, and a DC voltage source 4.
A gate circuit 7 comprising a switch 6, a low-pass filter 8, buffer amplifiers 9, 10, 11 and an inverting amplifier 12.
It is composed of The output from the CCD 13 is connected to the soft clamp circuit 5, the gate circuit 7, the low-pass filter 8, and the inverting amplifier 12 in this order via buffer amplifiers 9, 10, and 11, respectively. The operation of this embodiment will be described with reference to the timing chart shown in FIG. First, from time t 1 to t 2 , the clamp pulse φ C applied to the switch 3 of the soft clamp circuit 5 is turned on, so that the coupling capacitor 2 is connected to the potential V C of the DC voltage source 4.
Is charged. On the other hand, since the CCD output signal from the buffer amplifier 9 is transmitted to the coupling capacitor 2 via the resistor 1, the band is limited so that only the low-frequency component passes, and the output amplifier noise contained in the output signal is reduced. High frequency components are attenuated. That is, the clamping is performed softly. For this reason, not only the reset noise and the low frequency component of the output amplifier noise are removed, but also the return of the high frequency component of the output amplifier noise to the low frequency generated by the clamping operation can be minimized. The speed of the clamp at this time depends on the time constant CR of the series connection of the resistor 1 (resistance value R) and the coupling capacitor 2 (capacitance C). That is, when the time constant CR is reduced, the clamping speed increases, but the high frequency component of the noise included in the CCD output signal cannot be removed, so that the aliasing noise due to the clamping operation increases. Conversely, when the time constant CR is increased, the aliasing noise is reduced, but the clamping speed is reduced, so that the clamping may not be performed. Therefore, the time constant CR should be selected so that aliasing noise is minimized within a range where clamping is normally performed. According to experiments, CC
When the clock frequency of D is 7.2 MHz, set the resistance 1 to 50 to 150
Omega, 100～500PF the cutlet pulling capacitor 2, the best results if you choose the width of the clamp pulse phi C in the range of 20~40nS was obtained. Next, at time t 3 ~t 4 off clamp pulse phi C is, the gate pulse phi G being applied to the switch 6 of behalf connexion gate circuit 7 to become the ON state, the gate circuit 7, the figure As shown in FIG. 20, only the signal level of the CCD output signal is selected and output. In the operation of such a gate circuit, a certain signal level is not held unlike a conventional sample-and-hold circuit, so that a high-frequency component of noise does not return to a low frequency. Unnecessary high-frequency components are removed from the output signal from the gate circuit 7 by the low-pass filter 8 whose cut-off frequency matches the Nyquist frequency, and the output signal is converted into a normal video signal. Thereafter, the signal is amplified to a specified amplitude by the inverting amplifier 12 and output to the outside. FIG. 3 shows the result of comparison between the conventional CDS circuit and the signal processing circuit according to the present invention in terms of signal-to-noise (hereinafter referred to as S / N) using a CCD two-dimensional image sensor operating at a clock frequency of 7.2 MHz. . The measurement was performed by limiting the bandwidth to 4.2 MHz and switching the high-pass filter of the video noise meter. Here, the gain of each circuit is adjusted to be the same. That is, since the gain for the signal of the gate circuit 7 used in the present invention is lower than the gain of the conventional sample-and-hold circuit 110, the gain of the inverting amplifier 12 is increased so that the same gain is obtained in the entire circuit. ing. As is clear from the figure, the S / N of the signal processing circuit according to the present invention is about 4 dB better than the conventional CDS circuit, and the S / N is about 62 dB in the 100 k-4.2 MHz band.
And good values are shown. This difference of about 4 dB is also remarkable visually, and can be recognized as fine particles as fine granular noise appearing on the reproduced image. (Effects of the Invention) As described above, according to the CCD signal processing circuit of the present invention, unlike the conventional CDS circuit, the high-frequency component of the noise of the output amplifier is not folded back to the low frequency range, so It is possible to reduce noise. Further, since the circuit configuration is simpler than that of the CDS circuit, the number of adjustment points is small, and it is possible to easily deal with a hybrid IC for mass production.
【図面の簡単な説明】
第１図は本発明の一実施例を示す回路図、第２図は第１
図の信号処理回路の動作を説明するためのタイミングチ
ヤート、第３図は本発明による信号処理回路と従来の相
関二重サンプリング（CDS）回路の信号対雑音比を比較
した実験結果を示す特性図、第４図は従来のCDS回路を
示す回路図、第５図は第４図のCDS回路の動作を説明す
るためのタイミングチヤート、第６図はCDS回路で発生
する折り返し雑音を説明するための図である。
図において、５はソフトクランプ回路、７はゲート回
路、８はローパスフイルタ、106はクランプ回路、110は
サンプルホールド回路、９〜11,102,107はバツフアアン
プ、12,111は反転アンプをそれぞれ示す。BRIEF DESCRIPTION OF THE DRAWINGS FIG. 1 is a circuit diagram showing an embodiment of the present invention, and FIG.
FIG. 3 is a timing chart for explaining the operation of the signal processing circuit shown in FIG. 3, and FIG. 3 is a characteristic diagram showing an experimental result comparing the signal-to-noise ratio of the signal processing circuit according to the present invention with the conventional correlated double sampling (CDS) circuit. FIG. 4 is a circuit diagram showing a conventional CDS circuit, FIG. 5 is a timing chart for explaining the operation of the CDS circuit of FIG. 4, and FIG. 6 is a diagram for explaining aliasing noise generated in the CDS circuit. FIG. In the figure, 5 is a soft clamp circuit, 7 is a gate circuit, 8 is a low-pass filter, 106 is a clamp circuit, 110 is a sample and hold circuit, 9 to 11, 102 and 107 are buffer amplifiers, and 12 and 111 are inverting amplifiers.