JP2701378B2 - Calculation method - Google Patents
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Description
【発明の詳細な説明】 〔産業上の利用分野〕 この発明は、誤り訂正符号の復号器あるいは暗号化技
術の暗号器・復号器を実現する場合に必要となる演算方
式に関するものである。Description: BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to an arithmetic method necessary for realizing a decoder of an error correction code or an encryptor / decoder of an encryption technique.
第５図（ａ），（ｂ）は、例えば、電子通信学会・論
文誌（J63−D,12,PP1034〜1041）に示された従来の演算
方式を採用した乗算回路および除算回路の構成を示すブ
ロック図である。図において、1,2はデータ入力端子で
あり、16はデータ出力端子である。27は標数を２とする
基礎有限体GF（２）上のｍ次元ベクトルとして表現され
たGF（2m）の任意の元を、GF（２）上の既約多項式ｇ
（ｘ）の根αのべき乗として表現したときの指数に変換
する指数変換ROM（表）である。ただしROM27は全要素が
零であるｍ次元ベクトルを2m−１に変換する。28はその
変換された指数が2m−１であることを検出する機能を持
つ零元検出回路であり、29は除算回路を構成する場合の
補数回路であり、指数変換ROM27の出力の補数をとる。3
0はｍビットの全加算器であり、31は全加算器30の出力
を法2m−１で補正するとともに、零元検出回路28の出力
により2m−１を出力する補正回路であり、32は指数に変
換されたGF（2m）上の元をGF（２）のｍ次元ベクトル表
現に変換するベクトル変換ROM（表）である。FIGS. 5 (a) and 5 (b) show, for example, the configurations of a multiplication circuit and a division circuit adopting the conventional operation method shown in the IEICE Transactions (J63-D, 12, PP1034-1041). FIG. In the figure, 1 and 2 are data input terminals, and 16 is a data output terminal. 27 represents an arbitrary element of GF (2 m ) expressed as an m-dimensional vector on a basic finite field GF (2) having characteristic 2 by an irreducible polynomial g on GF (2)
7 is an exponential conversion ROM (table) for converting into an exponent when expressed as a power of the root α of (x). However, the ROM 27 converts an m-dimensional vector in which all elements are zero to 2 m -1. Reference numeral 28 denotes a zero element detection circuit having a function of detecting that the converted exponent is 2 m -1. Reference numeral 29 denotes a complement circuit for forming a division circuit, which calculates the complement of the output of the exponent conversion ROM 27. Take. Three
0 is an m-bit full adder, 31 is a correction circuit for correcting the output of the full adder 30 modulo 2 m -1 and outputting 2 m -1 based on the output of the zero element detection circuit 28; Reference numeral 32 denotes a vector conversion ROM (table) for converting an element on GF (2 m ) converted into an exponent into an m-dimensional vector expression of GF (2).
次に従来の演算方式の動作原理について説明する。有
限体GF（2m）の任意の非零元αｉとαｊの乗算を考え
る。ここで、αは、GF（２）上の既約多項式ｇ（ｘ）の
根とする。αi,αｊはそれぞれGF（２）上のｍ次元ベク
トルで表現されているものとする。αｉとαｊの乗算
は、次式のように表される。Next, the operation principle of the conventional arithmetic method will be described. Consider the multiplication of an arbitrary nonzero element α i and α j of a finite field GF (2 m ). Here, α is the root of the irreducible polynomial g (x) on GF (2). α i and α j are each represented by an m-dimensional vector on GF (2). The multiplication of α i and α j is represented by the following equation.
つまり、GF（2m）上の乗算は、指数の法2m−１の加算と
して ｉ＋ｊ（mod2m−１） （２） のように表すことができる。 That is, the multiplication on GF (2 m ) can be expressed as i + j (mod 2 m −1) (2) as the addition of the exponent modulo 2 m −1.
次いで、第５図（ａ）の乗算回路に基づいて乗算動作
を説明する。ベクトル表現されたαi,αｊは各々データ
入力端子1,2より、指数変換ROM27に入力され、各々の指
数ｉとｊに変換される。変換された指数i,jは零元検出
回路28を経由して、ｍビットの全加算器30で加え合わさ
れる。全加算器30の出力は０から2m−１までの値をとる
が、指数表現されたGF（2m）の元は０〜2m−２までの値
しか持たないので、補正回路31によって０〜2m−２まで
の値に補正する。さらに補正回路31の出力をベクトル変
換ROM32へ入力し、指数表現からベクトル表現へと変換
され、データ出力端子16より が出力される。Next, a multiplication operation will be described based on the multiplication circuit shown in FIG. The vectors α i and α j are input to the exponent conversion ROM 27 from the data input terminals 1 and 2, respectively, and are converted into the respective indices i and j. The converted indices i and j are added by an m-bit full adder 30 via a zero element detection circuit 28. The output of the full adder 30 takes a value from 0 to 2 m -1. However, since the element of the exponentially expressed GF (2 m ) has only a value from 0 to 2 m -2, the correction circuit 31 Correct to a value from 0 to 2 m -2. Further, the output of the correction circuit 31 is input to the vector conversion ROM 32, and is converted from the exponential expression to the vector expression. Is output.
次いで、第５図（ｂ）の除算回路に基づいて除算動作
を説明する。いま表現しようとする除算を とする。αｉをGF（２）上のｍ次元ベクトルとして表現
したデータを入力端子１より入力し、同じく被除数αｊ
をデータ入力端子２より入力する。入力されたαi,αｊ
は指数変換ROM27により指数ｉとｊに変換される。指数
ｊは乗算回路と同様に零元検出回路28を通して、ｍビッ
トの全加算器30に入力され、指数ｉは補数回路29を通し
てｉの補数−ｉに変換されて同じくｍビット全加算器30
に入力され、全加算器30により指数の加算された ｊ＋（−ｉ）＝ｊ−ｉ （４） が出力される。以下の動作は乗算器の場合と同様に、補
正回路31により2m−１を法とする指数に補正され、ベク
トル変換ROM32によりｍ次元ベクトルに変換され、デー
タ出力端子16より が出力される。Next, the division operation will be described based on the division circuit of FIG. The division we are going to express now And Data representing α i as an m-dimensional vector on GF (2) is input from an input terminal 1 and a dividend α j is similarly input.
From the data input terminal 2. Input α i , α j
Are converted into exponents i and j by the exponent conversion ROM 27. The exponent j is input to the m-bit full adder 30 through the zero element detection circuit 28 in the same manner as the multiplication circuit. The exponent i is converted to the complement -i of i through the complement circuit 29, and the m-bit full adder 30 is also input.
J + (− i) = ji (4) to which the exponent is added by the full adder 30 is output. In the following operation, as in the case of the multiplier, an exponent modulo 2 m -1 is corrected by the correction circuit 31 and converted into an m-dimensional vector by the vector conversion ROM 32. Is output.
従来の演算方式は上述したような動作を行うので、基
礎有限体GF（２）上のｍ次元ベクトルとして表わされた
有限体GF（2m）上の任意の元に関する乗除演算を行う場
合、ｍ次元ベクトルと指数との間の変換や、全加算器の
出力を2m−１を法として補正することが必要となり、こ
れにより演算処理が複雑化するという問題点があった。Since the conventional operation method performs the above-described operation, when performing a multiplication / division operation on an arbitrary element on a finite field GF (2 m ) expressed as an m-dimensional vector on a basic finite field GF (2), It is necessary to convert between an m-dimensional vector and an exponent and to correct the output of the full adder modulo 2 m −1, which causes a problem that the arithmetic processing becomes complicated.
この発明は上記のような問題点を解消するためになさ
れたもので、有限体GF（2m）上の任意の元に関する乗除
演算をｍ次元ベクトルのまま行うようにし、演算処理を
簡単化することができる演算方式を提供することを目的
とする。SUMMARY OF THE INVENTION The present invention has been made to solve the above-described problems, and simplifies arithmetic processing by performing multiplication / division operation on an arbitrary element on a finite field GF (2 m ) as an m-dimensional vector. It is an object of the present invention to provide a calculation method that can perform the calculation.
この発明に係る演算方式は、標数を２とする有限体GF
（2m）の任意の元ｘの逆数を出力する逆数出力手段と、
上記有限体GF（2m）の任意の元ｙの平方根を出力する平
方根出力手段と、上記任意の元ｘと上記平方根出力手段
の出力結果とのｍビットの排他的論理和を行うととも
に、上記逆数出力手段の出力結果と上記平方根出力手段
の出力結果とのｍビットの排他的論理和を行い、さらに
上記逆数出力手段の出力結果同士のｍビットの排他的論
理和を行う加算手段とを有し、上記逆数出力手段は、さ
らに上記平方根出力手段の出力結果の逆数を出力すると
ともに、上記加算手段の出力結果の逆数を出力するもの
であって、上記任意の元x,yの乗算は、 なる式１に基づき、上記任意の元x,yの除算は、 なる式に基づいて、上記逆数出力手段と上記平方根出力
手段と上記加算手段とにより演算されるものである。An arithmetic method according to the present invention is a finite field GF having a characteristic of 2.
Reciprocal output means for outputting the reciprocal of an arbitrary element x of (2 m );
A square root output means for outputting a square root of an arbitrary element y of the finite field GF (2 m ); an exclusive OR of m bits between the arbitrary element x and an output result of the square root output means; There is an adding means for performing an exclusive OR of m bits between the output result of the reciprocal output means and the output result of the square root output means, and further performing an exclusive OR of m bits between the output results of the reciprocal output means. And the reciprocal output means further outputs the reciprocal of the output result of the square root output means, and outputs the reciprocal of the output result of the addition means, and the multiplication of the arbitrary element x, y Based on Equation 1, the division of any of the above elements x and y is It is calculated by the reciprocal output means, the square root output means, and the addition means based on the following equation.
［作用］ この演算方式において、上記任意の元x,yの乗除算
は、上記式１及び式２の右辺を逆数出力手段（逆数ROM
9）と平方根出力手段（平方根ROM10）と加算手段（加算
回路13）とにより求める。即ち、上記任意の元x,yの乗
除算は、逆数への変換、平方根への変換、および加算の
組合わせに分割されることより求められる。したがっ
て、一般にｍ次元ベクトルのまま乗除算を実現すること
ができる。[Operation] In this operation method, the multiplication / division of the arbitrary elements x and y is performed by reciprocal output means (reciprocal ROM)
9), square root output means (square root ROM 10), and addition means (addition circuit 13). That is, the multiplication / division of the arbitrary element x, y is obtained by being divided into a combination of conversion into a reciprocal, conversion into a square root, and addition. Therefore, multiplication / division can be generally realized with an m-dimensional vector.
以下、この発明の一実施例を図について説明する。第
１図はこの実施例の演算方式を採用した演算回路の構成
ブロック図である。第１図において、１および２はデー
タ入力端子、３は実現する演算を指定する演算モード入
力端子、４はデータ入力端子１より入力されたｍ次元ベ
クトルと演算の途中結果とのいずれかを選択する入力選
択回路、５は演算の途中結果あるいはデータ入力端子１
を通して入力されたデータを一時的に蓄えるＸレジス
タ、６はデータ入力端子２を通して入力されたｍ次元ベ
クトルを蓄えるＹレジスタ、７、８は演算モード入力端
子３より指定された演算モードに対応して索表（変換）
するデータを選択する入力選択回路、９は入力されたｍ
次元ベクトルで表現された有限体GF（2m）上の元αｉを
その逆数α-i＝1/αｉに索表（変換）するための逆数RO
M（逆数出力手段）、10は入力されたｍ次元ベクトルで
表現された有限体GF（2m）上の元αｊをその平方根 に索表（変換）するための平方根ROM（平方根出力手
段）、11は逆数ROM9の入力となる変換前のデータと逆数
ROM9の出力データとのいずれかを選択する入力選択回
路、12は平方根ROM10の入力となる変換前のデータと、
平方根ROM10の出力と、平方根ROM10の出力をさらに逆数
に変換した逆数ROM9の出力とのいずれかを選択する入力
選択回路、13はｍビットの排他的論理和ゲートと、ｍビ
ットの全零バターン検出ゲートとからなる加算回路（加
算手段）、14は加算回路13の出力と平方根変換ROM10の
出力と入力選択回路８の出力とのいずれかを選択する入
力選択回路、15は演算結果を蓄えるＺレジスタ、16は演
算結果を出力するデータ出力端子、12は加算回路13の出
力が全零となったことを検出する零元検出信号、18は演
算モード入力端子３と零元検出信号17の状態により、入
力選択回路4,7,8,11,12,14,25を制御する信号を発生す
る制御回路、19〜24,26は各々入力選択回路4,7,8,11,1
2,14,25を制御する選択信号、25は平方根ROM10の出力と
入力選択回路８の出力とのいずれかを選択する入力選択
回路である。An embodiment of the present invention will be described below with reference to the drawings. FIG. 1 is a block diagram showing the configuration of an arithmetic circuit employing the arithmetic method of this embodiment. In FIG. 1, 1 and 2 are data input terminals, 3 is an operation mode input terminal for designating an operation to be realized, and 4 is one of an m-dimensional vector input from the data input terminal 1 and an intermediate result of the operation. The input selection circuit 5 is an intermediate result of the operation or the data input terminal 1
An X register for temporarily storing data input through the data input terminal 6, a Y register for storing an m-dimensional vector input through the data input terminal 2, and 7 and 8 corresponding to the operation mode specified from the operation mode input terminal 3 Lookup table (conversion)
Input selection circuit for selecting data to be input, 9 is the input m
Reciprocal RO for Sakuhyo (convert) the original alpha i on the finite field GF expressed (2 m) in its reciprocal α -i = 1 / α i in dimensional vector
M (reciprocal output means), 10 represents the element α j on the finite field GF (2 m ) represented by the input m-dimensional vector as its square root Square root ROM (square root output means) for performing a look-up table (conversion), and 11 is the reciprocal of the data before conversion which is the input of reciprocal ROM 9
An input selection circuit for selecting any of the output data of the ROM 9, 12 is data before conversion which is an input of the square root ROM 10,
An input selection circuit for selecting either the output of the square root ROM 10 or the output of the reciprocal ROM 9 obtained by further converting the output of the square root ROM 10 into a reciprocal. 13 is an m-bit exclusive OR gate and m-bit all-zero pattern detection. An addition circuit (adding means) comprising a gate, 14 is an input selection circuit for selecting one of the output of the addition circuit 13, the output of the square root conversion ROM 10, and the output of the input selection circuit 8, and 15 is a Z register for storing the operation result , 16 is a data output terminal for outputting a calculation result, 12 is a zero element detection signal for detecting that the output of the adder circuit 13 has become all zero, and 18 is a state of the operation mode input terminal 3 and the state of the zero element detection signal 17. A control circuit for generating signals for controlling the input selection circuits 4, 7, 8, 11, 12, 14, 25; 19 to 24, 26 are input selection circuits 4, 7, 8, 11, 1
A selection signal for controlling 2, 14, 25 is an input selection circuit for selecting one of the output of the square root ROM 10 and the output of the input selection circuit 8.
さらに、第２図は第１図中の加算回路13の詳細であ
る。図中33,34は加算回路13の入力となる２つGF（２）
上のｍ次元ベクトルの入力端子を１ビット毎に展開した
入力端子、35は入力端子33,34から入力されたｍ次元ベ
クトルの対応するビット同士をGF（２）上で加算する排
他的論理和ゲート、36はｍ個の排他的論理和ゲート35の
出力すべてが零となったことを検出する全零パターン検
出ゲート、37はｍ個の排他的論理和ゲート35の出力端子
で、加算回路13の出力を１ビット毎に展開したものであ
る。FIG. 2 shows the details of the adder circuit 13 in FIG. In the figure, 33 and 34 are two GF (2) which are the inputs of the adder circuit 13.
An input terminal obtained by expanding the input terminal of the above m-dimensional vector for each bit, 35 is an exclusive OR that adds corresponding bits of the m-dimensional vector input from the input terminals 33 and 34 on GF (2). A gate 36 is an all-zero pattern detection gate for detecting that all the outputs of the m exclusive OR gates 35 have become zero, and 37 is an output terminal of the m exclusive OR gates 35. Is developed for each bit.
第１図の回路により実現できる有限体GF（2m）上の演
算は次のように行われる。ここでは便宜上αｉ＝X,αｊ
＝Ｙと表すこととする。The operation on the finite field GF (2 m ) which can be realized by the circuit of FIG. 1 is performed as follows. Here, for convenience, α i = X, α j
= Y.
有限体GF（２）とその拡大体GF（2m）（ｍは正整数）
の上では、減算ａ−ｂは、加算ａ＋ｂと同一であり、ａ
＋ａ＝０となることが知られている（武田二郎著「代数
系と符号理論」槙書房（1978）参照）。Finite field GF (2) and its extended field GF (2 m ) (m is a positive integer)
Above, the subtraction a−b is the same as the addition a + b,
It is known that + a = 0 (see Jiro Takeda, "Algebraic System and Coding Theory", Maki Shobo (1978)).
従って、関係式 と書き直すことができる。Therefore, the relational expression Can be rewritten.
式（Ａ）′を変形することにより以下の式が得られ
る。By transforming equation (A) ', the following equation is obtained.
以上の式に基づいて、 のいずれの場合も、第１図の入力端子１にＸを、入力端
子２にＹを入力することで、上述の演算を実現できる。 Based on the above formula, In either case, the above calculation can be realized by inputting X to the input terminal 1 and Y to the input terminal 2 in FIG.
以下、典型的な例である乗算Ｘ・Ｙと除算Y/Xについ
ての動作を説明する。なお、説明を容易にするために、
X,Yとも非零とする。Hereinafter, operations of typical examples of multiplication XY and division Y / X will be described. Note that, for ease of explanation,
Both X and Y are non-zero.
まず、乗算について説明する。まず初期状態として、
入力選択回路４をｂ側に入力選択回路25をａ側に閉じ、
Ｘを入力端子１を経由してＸレジスタ５へ入力し、同時
に入力端子２を経由してＹをＹレジスタ６へ入力する。
次いで、入力選択回路７をａ側に閉じ、入力選択回路８
をｂ側に閉じ、入力選択回路11をｂ側に、入力選択回路
12をａ側に閉じ、加算回路13へＸレジスタ５の内容を逆
数ROM9にて1/Xに変換して入力し、Ｙレジスタ６の内容
を平方根ROM10にて に変換して入力する。加算回路13の出力が全零となった
場合には、その結果を零元検出信号17によって制御回路
18へ通知し、制御回路18は制御信号24により入力選択回
路14をｂ側に閉じ、平方根ROM10の出力をＺレジスタ15
へ蓄え、出力端子16を経由してＺレジスタ15の内容を出
力し、処理を終了する。これは、 のときに相当し、式（５）の例外的な場合であり明らか
に となり、平方根ROM10の出力がそのまま演算結果として
出力すればよいからである。加算回路13の出力が零でな
ければ、入力選択回路14をａ側に、入力選択回路４をａ
側に閉じて、加算回路13の出力をＸレジスタ５へ蓄え
る。次いで入力選択回路４をｂ側へ閉じて、加算回路13
へＸレジスタ５の内容 を逆数ROM9で を変換して入力し、Ｙレジスタ６の内容を平方根ROM10
および逆数ROM9を通して に変換して入力し、加算回路13にてその和 を計算して入力選択回路14および４を経由してＸレジス
タ５に蓄える。次いで入力選択回路12を再びａ側に閉
じ、加算回路13へＸレジスタ５の内容 を逆数ROM9で に変換し入力するとともに、Ｙレジスタ６の内容を平方
根ROM10により平方根 に変換し入力する。次いで加算回路13の出力を入力選択
回路14を経由してＺレジスタ15に蓄え、さらにＺレジス
タ15の内容Ｘ・Ｙを出力端子16を経由して出力すること
で乗算の処理が終了する。First, multiplication will be described. First, as an initial state,
Close the input selection circuit 4 to the b side and the input selection circuit 25 to the a side,
X is input to the X register 5 via the input terminal 1, and Y is input to the Y register 6 via the input terminal 2 at the same time.
Next, the input selection circuit 7 is closed to the side a, and the input selection circuit 8 is closed.
Is closed to the b side, and the input selection circuit 11 is
12 is closed on the a side, the contents of the X register 5 are converted into 1 / X by the reciprocal ROM 9 and input to the addition circuit 13, and the contents of the Y register 6 are input by the square root ROM 10. Convert to and input. If the output of the adder circuit 13 becomes all zeros, the result is sent to the control circuit by the zero element detection signal 17.
The control circuit 18 closes the input selection circuit 14 to the b side by the control signal 24 and outputs the output of the square root ROM 10 to the Z register 15.
And outputs the contents of the Z register 15 via the output terminal 16 to end the processing. this is, , Which is an exceptional case of equation (5) and obviously This is because the output of the square root ROM 10 may be directly output as the calculation result. If the output of the adding circuit 13 is not zero, the input selecting circuit 14 is set to the a side and the input selecting circuit 4 is set to the a side.
And the output of the adder circuit 13 is stored in the X register 5. Next, the input selection circuit 4 is closed to the side b, and the addition circuit 13 is closed.
X Register 5 contents In reciprocal ROM9 Is converted and input, and the contents of the Y register 6 are square-root ROM10.
And through reciprocal ROM9 , And input the result. Is calculated and stored in the X register 5 via the input selection circuits 14 and 4. Next, the input selection circuit 12 is closed again on the a side, and the contents of the X register 5 are transferred to the addition circuit 13. In reciprocal ROM9 , And input the contents of the Y register 6 to the square root ROM 10 to obtain the square root. Convert to and input. Next, the output of the adder circuit 13 is stored in the Z register 15 via the input selection circuit 14, and the contents X and Y of the Z register 15 are output via the output terminal 16, thereby completing the multiplication process.
次いで、除算Y/Xについて説明する。まず、演算モー
ド入力端子３から、除算を指定すると初期状態として入
力選択回路４はｂ側に、入力選択回路７はａ側に、入力
選択回路８はｂ側に、入力選択回路11はａ側に、入力選
択回路12はａ側に、入力選択回路25はａ側にそれぞれ閉
じられる。次いで、入力端子１より除数Ｘを、入力端子
２より被除数Ｙを入力し、それぞれをＸレジスタ５とＹ
レジスタ６とに蓄える。Ｘレジスタ５の内容Ｘは入力選
択回路７および11を経由し、Ｙレジスタ６の内容Ｙは入
力選択回路８を経由して平方根ROM10によりＹの平方根 に変換され入力選択回路12を経由して、加算回路13に入
力される。加算回路13の出力が全零となった場合にはそ
の結果を零元検出信号17によって制御回路18へ通知し、
制御回路18は制御信号24により、入力選択回路14をｂ側
に閉じて、Ｘレジスタ15へ平方根ROM10の出力 を蓄え、出力端子16を経由して出力し、処理を終了す
る。これは の場合に相当し、明らかに となり、平方根ROM10の出力をそのまま出力すればよい
からである。加算回路13の出力が零でなければ、入力選
択回路14をａ側に、入力選択回路４をａ側に閉じて、加
算回路13の出力 をＸレジスタ５へ蓄える。Next, the division Y / X will be described. First, when a division is designated from the operation mode input terminal 3, the input selection circuit 4 is set to the b side, the input selection circuit 7 is set to the a side, the input selection circuit 8 is set to the b side, and the input selection circuit 11 is set to the a side as the initial state. The input selection circuit 12 is closed on the a side, and the input selection circuit 25 is closed on the a side. Next, the divisor X is input from the input terminal 1 and the dividend Y is input from the input terminal 2, and they are respectively input to the X registers 5 and Y.
Stored in register 6. The content X of the X register 5 passes through the input selection circuits 7 and 11, and the content Y of the Y register 6 passes through the input selection circuit 8 and the square root ROM 10 stores the square root of Y. And input to the addition circuit 13 via the input selection circuit 12. When the output of the adding circuit 13 becomes all zeros, the result is notified to the control circuit 18 by the zero element detection signal 17,
The control circuit 18 closes the input selection circuit 14 to the b side by the control signal 24 and outputs the square root ROM 10 to the X register 15. And outputs the result via the output terminal 16, and the process ends. this is , Obviously This is because the output of the square root ROM 10 may be output as it is. If the output of the adding circuit 13 is not zero, the input selecting circuit 14 is closed on the a side and the input selecting circuit 4 is closed on the a side, and the output of the adding circuit 13 is closed. Is stored in the X register 5.
次いで、入力選択回路11をｂ側に、入力選択回路12を
ｂ側に閉じ、加算回路13へＸレジスタ５の内容 に変換し入力選択回路11を経由して入力するとともに、
Ｙレジスタ６の内容Ｙを入力選択回路８を経由し、平方
根ROM10で に変換し、入力選択回路25を経由し逆数ROM9で に変換し、入力選択回路12を経由して入力し、加算回路
13によってその和 を計算し、入力選択回路14および４を経由いて再びＸレ
ジスタ５に蓄える。Next, the input selection circuit 11 is closed on the b-side and the input selection circuit 12 is closed on the b-side. And input via the input selection circuit 11,
The content Y of the Y register 6 is transferred to the square root ROM 10 via the input selection circuit 8. To the reciprocal ROM 9 via the input selection circuit 25. And input via the input selection circuit 12
Its sum by 13 Is calculated and stored again in the X register 5 via the input selection circuits 14 and 4.
次いで入力選択回路12を再びａ側に閉じ、加算回路13
へＸレジスタ５の内容 を入力選択回路７を経由して逆数ROM9により に変換し入力選択回路11を経由して入力するとともに、
Ｙレジスタ６の内容Ｙを入力選択回路８を経由して平方
根ROM10により に変換し入力選択回路12を経由して入力する。次いで加
算回路13の出力Y/Xを入力選択回路14を経由してＺレジ
スタ５に蓄え、さらにＺレジスタ15の内容を出力端子16
を経由して出力することで、除算が終了する。Next, the input selection circuit 12 is closed again to the side a, and the addition circuit 13
X Register 5 contents By the reciprocal ROM 9 via the input selection circuit 7 And input via the input selection circuit 11,
The content Y of the Y register 6 is read by the square root ROM 10 via the input selection circuit 8. And input via the input selection circuit 12. Next, the output Y / X of the adding circuit 13 is stored in the Z register 5 via the input selecting circuit 14, and the contents of the Z register 15 are further stored in the output terminal 16
The division is completed by outputting via.
上述の動作説明では、入力されるX,Yともに非零とし
たが、Ｘ＝０またはＹ＝０の場合には、Ｘレジスタ５お
よびＹレジスタ６のそれぞれに第２図の中に示した零元
検出回路を付加し、入力選択回路14より零元を出力する
機能を付加することで乗除算が容易に実現できることは
いうまでもない。In the above description of the operation, both the input X and Y are assumed to be non-zero. However, when X = 0 or Y = 0, the X register 5 and the Y register 6 have the zero shown in FIG. It goes without saying that multiplication / division can be easily realized by adding an element detection circuit and adding a function of outputting a zero element from the input selection circuit 14.
なお、上記実施例では演算回路を用いて実現したもの
を示したが、計算機上のプログラムとしても実現でき
る。計算機上のプログラムにより有限体GF（2m）上の乗
算を実現した場合のフローチャートを第３図に示す。ま
た、第４図において、逆数表41とは有限体GF（2m）上の
任意の非零の元Ｘをその乗算に関する逆元（逆数）1/X
に変換する表であり、平方根表42はGF（2m）上の任意の
元Ｘをその平方根 に変換する表である。Note that, in the above-described embodiment, the implementation using the arithmetic circuit has been described, but it can also be implemented as a program on a computer. FIG. 3 is a flowchart in the case where the multiplication on the finite field GF (2 m ) is realized by a program on a computer. In FIG. 4, the reciprocal table 41 is obtained by converting an arbitrary nonzero element X on a finite field GF (2 m ) into an inverse element (reciprocal) 1 / X related to the multiplication.
Is a table that converts any element X on GF (2 m ) into its square root. Is a table to be converted to
このプログラムの処理を第３図のフローチャートに基
づいて説明する。まず、有限体GF（2m）上の任意の元X,
Yを入力し（ステップS1）、上記逆数表41によりＸを1/X
に変換する（ステップS2）。次に上記平方根表42により
Ｙを に変換し（ステップS3）、1/Xと との排他的論理和をビット毎にとり（ステップS4）、そ
の和Ｖが論理「０」である場合は乗算の値を として出力する（ステップSb）。一方、和Ｖが論理
「０」でない場合は、逆数表41によりＶを1/Vに変換し
（ステップS7）、同じく逆数表41により に変換する（ステップS8）。そして、1/Vと との排他的論理和をとり（ステップS9）、逆数表41によ
りその和Ｗを1/Wに変換し（ステップS10）、1/Wと との排他的論理和をとり乗算の値Ｚを出力する（ステッ
プS11）。The processing of this program will be described with reference to the flowchart of FIG. First, any element X, on a finite field GF (2 m )
Y is input (step S1), and X is 1 / X according to the reciprocal table 41.
(Step S2). Next, Y is calculated from the square root table 42 described above. (Step S3), 1 / X and Is exclusive-ORed for each bit (step S4), and if the sum V is logical "0", the value of the multiplication is (Step Sb). On the other hand, if the sum V is not logic "0", V is converted to 1 / V by the reciprocal table 41 (step S7), and (Step S8). And 1 / V (Step S9), and the sum W is converted into 1 / W by the reciprocal table 41 (step S10), and 1 / W and And an exclusive OR is calculated to output a multiplication value Z (step S11).
このように、有限体GF（２）上のｍ次元ベクトルとし
て表された有限体GF（2m）上の任意の元に関する演算
を、予め作製した逆数表と平方根表とｍビットの排他的
論理和処理とにより簡単に実現できる。As described above, an operation on an arbitrary element on the finite field GF (2 m ) expressed as an m-dimensional vector on the finite field GF (2) is performed by using a reciprocal table, a square root table, and an m-bit exclusive logic. It can be easily realized by sum processing.
以上のように本発明によれば、標数を２とする有限体
GF（2m）の任意の元ｘの逆数を出力する逆数出力手段
と、上記有限体GF（2m）の任意の元ｙの平方根を出力す
る平方根出力手段と、上記任意の元ｘと上記平方根出力
手段の出力結果とのｍビットの排他的論理和を行うとと
もに、上記逆数出力手段の出力結果と上記平方根出力手
段の出力結果とのｍビットの排他的論理和を行い、さら
に上記逆数出力手段の出力結果同士のｍビットの排他的
論理和を行う加算手段とを有し、上記逆数出力手段は、
さらに上記平方根出力手段の出力結果の逆数を出力する
とともに、上記加算手段の出力結果の逆数を出力するも
のであって、上記任意の元x,yの乗算は、 なる式に基づき、上記任意の元x,yの除算は、 なる式に基づいて、上記逆数出力手段と上記平方根出力
手段と上記加算手段とにより演算されるので、有限体GF
（2m）上の任意の元に関する乗除演算がｍ次元ベクトル
のまま行うことができ、したがって演算処理が簡単化
し、高速演算を実現できるという効果が得られる。As described above, according to the present invention, a finite field having a characteristic of 2
The reciprocal output means for outputting the inverse of any element x of GF (2 m), a square root output means for outputting any of the square root of the original y of the finite field GF (2 m), the arbitrary elements x and the An exclusive OR of m bits with the output result of the square root output means is performed, and an exclusive OR of m bits between the output result of the reciprocal output means and the output result of the square root output means is performed. Means for performing an exclusive OR of m bits between output results of the means, and the reciprocal output means includes:
Furthermore, while outputting the reciprocal of the output result of the square root output means, and outputting the reciprocal of the output result of the addition means, the multiplication of the arbitrary element x, y, Based on the following formula, the division of any of the above elements x and y is Is calculated by the reciprocal output means, the square root output means, and the addition means, based on the following formula, the finite field GF
The multiplication / division operation on any element in (2 m ) can be performed as an m-dimensional vector, so that the effect of simplifying the operation process and realizing high-speed operation can be obtained.
第１図はこの発明の一実施例に係る演算方式を作用した
演算回路の構成ブロック図、第２図は第１図中の加算回
路の論理回路図、第３図は他の実施例に係る演算方式を
実現するためのプログラムの乗算フローチャート、第４
図は他の実施例における逆数表および平方根表を示す
図、第５図（ａ），（ｂ）は従来の演算方式を採用した
乗算回路と除算回路との構成ブロック図である。 ９……逆数ROM（逆数出力手段）、10……平方根ROM（平
方根出力手段）、13……加算回路（加算手段）、41……
逆数表、42……平方根表。FIG. 1 is a block diagram showing a configuration of an arithmetic circuit to which an arithmetic system according to an embodiment of the present invention is applied, FIG. 2 is a logic circuit diagram of an adder circuit in FIG. 1, and FIG. Flow chart of multiplication of a program for realizing the operation method, fourth
FIG. 5 is a diagram showing a reciprocal table and a square root table in another embodiment, and FIGS. 5 (a) and 5 (b) are block diagrams showing the configuration of a multiplication circuit and a division circuit employing a conventional operation method. 9 ... reciprocal ROM (reciprocal output means), 10 ... square root ROM (square root output means), 13 ... addition circuit (addition means), 41 ...
Reciprocal table, 42 ... square root table.
───────────────────────────────────────────────────── フロントページの続き (72)発明者 井上 徹 神奈川県鎌倉市大船５丁目１番１号 三 菱電機株式会社情報電子研究所内 (56)参考文献 特開 昭61−187422（ＪＰ，Ａ) ──────────────────────────────────────────────────続 き Continuation of the front page (72) Inventor Toru Inoue 5-1-1, Ofuna, Kamakura City, Kanagawa Prefecture Inside the Information Electronics Research Laboratory, Mitsubishi Electric Corporation (56) References JP-A-61-187422 (JP, A)
Claims (1)
ｘの逆数を出力する逆数出力手段と、上記有限体GF
（2m）の任意の元ｙの平方根を出力する平方根出力手段
と、上記任意の元ｘと上記平方根出力手段の出力結果と
のｍビットの排他的論理和を行うとともに、上記逆数出
力手段の出力結果と上記平方根出力手段の出力結果との
ｍビットの排他的論理和を行い、さらに上記逆数出力手
段の出力結果同士のｍビットの排他的論理和を行う加算
手段とを有し、上記逆数出力手段は、さらに上記平方根
出力手段の出力結果の逆数を出力するとともに、上記加
算手段の出力結果の逆数を出力するものであって、上記
任意の元x,yの乗算は、 なる式に基づき、上記任意の元x,yの除算は、 なる式に基づいて、上記逆数出力手段と上記平方根出力
手段と上記加算手段とにより演算されることを特徴とす
る演算方式。1. A reciprocal output means for outputting a reciprocal of an arbitrary element x of a finite field GF (2 m ) having a characteristic of 2, and the finite field GF
A square root output means for outputting a square root of an arbitrary element y of (2 m ); an exclusive OR of m bits of the arbitrary element x with an output result of the square root output means; Adding means for performing an exclusive OR of m bits between the output result and the output result of the square root output means, and further performing an exclusive OR of m bits between the output results of the reciprocal output means; The output means further outputs the reciprocal of the output result of the square root output means, and outputs the reciprocal of the output result of the addition means, wherein the multiplication of the arbitrary element x, y Based on the following formula, the division of any of the above elements x and y is A calculation method, wherein the calculation is performed by the reciprocal output means, the square root output means, and the addition means based on the following formula:
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|---|---|---|---|
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