JP2698572B2 - Divider circuit - Google Patents
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Description
【発明の詳細な説明】
〔産業上の利用分野〕
この発明は分周回路に係り、特に、任意の分周比を設
定可能にしたものに関する。
〔従来の技術〕
従来、大きな分周比を設定する分周回路として、第４
図に示す分周回路が用いられている。この分周回路は、
フリップフロップ回路で構成された複数の分周器21、22
・・・・2nを直列に接続し、各分周器21、22・・・・2
n-1の出力をゲート回路４に加え、その出力を各分周器2
1、22・・・・2nのリセット入力Ｒに加えている。
このような分周回路では、入力端子６に加えられたク
ロックパルスCKを分周段数ｎから１を減じた数（ｎ−
１）だけ計数し、その計数信号がゲート回路４から得ら
れるので、分周比（1/n）は分周器21、22・・・・2nの
段数に応じたものとなり、その分周出力が出力端子８か
ら取り出される。
このような分周回路をＣ−MOS半導体集積回路で構成
すると、その半導体集積回路に、第５図に示すゲート回
路が設置される。このゲート回路は、並列に接続された
トランジスタ10、12と、直列に接続されたトランジスタ
14、16とから構成され、トランジスタ10、16には共通の
入力端子18a、トランジスタ12、14には共通の入力端子1
8bが設けられているとともに、電圧印加端子20および出
力端子22が設けられている。
したがって、このゲート回路において、各入力端子18
a、18bに分周器21、22・・・の分周出力が加えられ、ま
た、電圧端子20に駆動電圧VDDが印加されると、出力端
子22からゲート出力が取り出される。
〔発明が解決しようとする問題点〕
このように、ゲート回路を設置した分周回路では、分
周比に比例してゲート回路の入力ビット数が増加する
と、その入力ビット数に応じてトランジスタ10、12の並
列段数およびトランジスタ14、16の直列段数が増加する
ため、回路構成が複雑化し、そのために半導体集積回路
上において多数の配線導体を引き回す必要があるなど、
分周比が高くなると、半導体集積回路での実現が困難に
なる
また、このような分周回路では、分周比を加減するた
めには、分周器21、22・・・2nの設置個数を加減し、あ
るいは、各分周器21、22・・・2nに出力端子を設け、所
望の分周出力を取り出すように設定する必要があり、共
通の出力端子から任意の分周比の出力を得ることができ
ない。
そこで、この発明は、このようなゲート回路を不要と
し、構成の簡略化を図るとともに、分周比を大きくで
き、しかも、任意の分周比を設定可能にした分周回路を
提供しようとするものである。
〔問題点を解決するための手段〕
この発明の分周回路は、第１図に例示するように、入
力されたクロックパルスを分周することにより第１の分
周出力（第１図のＢにおける分周出力）を発生する第１
の分周手段（分周器32）と、制御パルスを受けてスイッ
チングし、前記第１の分周手段が発生した前記第１の分
周出力と前記クロックパルスとを選択的に通過させるス
イッチ（34）と、このスイッチを通過した前記第１の分
周出力または前記クロックパルスを分周することによ
り、第２の分周出力（第１図のＦにおける分周出力）を
発生する第２の分周手段（分周器361、362・・・36n）
と、この第２の分周手段が発生した前記第２の分周出力
をトリガ入力とし、前記第２の分周出力に同期し、か
つ、任意に設定されたパルス幅を持つ前記制御パルスを
発生するパルス発生手段（パルス発生器38）とを備え
て、前記制御パルスによってスイッチングする前記スイ
ッチを選択的に通過した前記クロックパルス又は前記分
周出力を前記第２の分周手段で分周し、この第２の分周
手段の第２の分周出力に同期し、かつ、任意に設定され
たパルス幅を持つ前記制御パルスを発生し、この制御パ
ルスを以て前記スイッチを交互に切り換えることによ
り、前記クロックパルス又は前記第１の分周出力を選択
的に通過させて、前記クロックパルス又は前記第１の分
周出力を前記第２の分周手段で分周することにより、前
記制御パルスのパルス幅に応じた分周出力を取り出すこ
とを特徴とする。
〔作用〕
したがって、この発明の分周回路は、入力信号と、こ
の入力信号を第１の分周手段で分周して得られる分周信
号とをスイッチで切り換えて第２の分周手段に加え、こ
の分周手段で得られる分周信号のエッジでスイッチ制御
手段をトリガして特定のパルス幅を持つ制御パルスを発
生させ、この制御パルスによってスイッチを切り換え、
第１の分周手段の出力信号と、入力信号とを交互に選択
して第２の分周手段に加えている。
その結果、第２の分周手段から得られる最終分周出力
は、スイッチ制御手段が発生する制御パルスのパルス幅
に依存したものとなり、スイッチ制御手段の制御パルス
幅を加減することによって、任意の分周出力が得られる
ことになる。たとえば、第１の分周手段の分周比を1/
2、第２の分周手段の分周比を1/2ないし1/Nとすると、
スイッチ制御手段の制御パルス幅の加減により、最終出
力の分周比として1/N〜1/2Nが得られる。
〔実 施 例〕
以下、この発明の実施例を図面を参照して詳細に説明
する。
第１図はこの発明の分周回路の実施例を示す。
第１図に示すように、入力端子30には、周波数ｆの入
力信号としてクロックパルスCKが加えられ、このクロッ
クパルスCKは第１の分周手段として設置された分周器32
で分周した後、この分周出力はスイッチ34の入力ａ側に
加えられ、また、このスイッチ34の入力ｂ側には、クロ
ックパルスCKが直接加えられている。この場合、第２図
のＡに示すクロックパルスCKが入力端子30に加えられる
と、分周器32は、２分周によって第２図のＢに示すパル
スを出力する。
スイッチ34は、制御パルスによって入力を切り換える
入力切換手段として設置され、その出力側には分周器32
の分周出力と、クロックパルスCKとを交互に切り換えて
出力する。したがって、スイッチ34の出力点Ｃには、第
２図のＡまたはＢのパルスが出力される。
これらの出力は、交互に第２の分周手段に加えられ、
この実施例では、第２の分周手段として設置された複数
の分周器361、362・・・36nが直列接続されて設置され
ている。したがって、分周器361ないし36nの分周段数ｎ
に応じて分周比1/N＝1/2n（ただし、ｎ＝1,2,・・・
・）が設定されている。この場合、スイッチ34が入力ａ
側に閉じられているとき、分周器361から第２図のＤに
示す分周パルス、分周器362から第２図のＥに示す分周
パルスが出力される。また、スイッチ34が入力ｂ側に閉
じられているときには、分周器32による分周段が省略さ
れた状態となるため、分周器361から第２図のＢに示す
分周パルス、分周器362から第２図のＤに示す分周パル
ス、分周器363から第２図のＥに示す分周パルスがそれ
ぞれ出力される。第２図に示す各パルスにおいて、Ｈは
高レベル区間、Ｌは低レベル区間を示す。
そして、この分周器36nで得られた分周出力は、スイ
ッチ34を制御する制御パルスを発生するパルス発生手段
として設けられたパルス発生器38のトリガ入力として加
えられている。このパルス発生器38は、発生する制御パ
ルスの幅を任意に調整可能に構成され、たとえば、分周
器36nの出力パルスの立ち上がりエッジでトリガされて
制御パルスPtを発生し、かつ、その制御パルスPtに任意
のパルス幅を設定可能に構成された単安定マルチバイブ
レータを用いることができる。
したがって、パルス発生器38が分周器36nの出力パル
スの立ち上がりエッジに応動して予め設定したパルス幅
を持つ制御パルスを発生すると、そのパルス幅の区間に
おいて、スイッチ34は入力ａ側に閉じられ、分周器32の
分周出力（f/2）を分周器361に加える。また、そのパル
ス幅の区間以外では、スイッチ32は入力ｂ側に閉じら
れ、クロックパルスCKが分周器361に加えられる。
分周器361に交互に一定の周期で加えられた分周出力
およびクロックパルスCKは、分周器361、362・・・36n
で分周され、その分周器36nの分周出力は、スイッチ34
の入力ａ側からの分周出力では1/2n+1分周出力、スイッ
チ34の入力ｂ側からのクロックパルスCKでは1/2n分周出
力が一定の周期で得られる。
これら分周出力によって、パルス発生器38は、その立
ち上がりエッジに同期した制御パルスを発生し、同様に
スイッチ34はその制御パルスによって交互に切り換えら
れる。
このような帰還ループを経て出力端子40には、特定の
分周比によって分周された最終分周出力Poが得られる。
たとえば、第１図に示す分周回路において、第２の分
周手段を２組の分周器361、362で構成した場合の分周動
作を第３図に示す。第３図において、C1〜C4はスイッチ
34の出力、F1〜F4は最終分周出力Po、G1〜G4はパルス発
生器38の出力Ptを示し、C1、F1およびG1は最終分周比が
1/4の場合、C2、F2およびG2は最終分周比が1/5の場合、
C3、F3およびG3は最終分周比が1/6の場合、C4、F4およ
びG4は最終分周比が1/7の場合である。第３図に示す各
パルスにおいて、Ｈは高レベル区間、Ｌは低レベル区間
を示す。
したがって、この分周回路では、たとえば、第１の分
周手段としての分周器32の分周比を1/2、第２の分周手
段としての分周器361、362・・・36nの全分周比を1/N
（＝1/2n）とすると、その分周出力の総合分周比1/No
は、パルス発生器38の制御パルスのパルス幅を調整する
ことにより、1/N、1/（Ｎ＋１）、・・・1/2Nの範囲で
設定することができる。
なお、実施例では、第１の分周手段を分周比1/2の分
周器で構成したが、1/2を超える分周比に設定してもよ
い。また、第２の分周手段を複数の分周器361、362・・
・36nで構成したが、分周比1/2の単一の分周器で構成し
てもよい。
〔発明の効果〕
以上説明したように、この発明によれば、次のような
効果が得られる。
（ａ） クロックパルスと、このクロックパルスを第１
の分周手段で分周して得られる分周信号とをスイッチで
切り換えて第２の分周手段に加え、この第２の分周手段
で得られる分周信号のエッジでパルス発生手段をトリガ
して特定のパルス幅を持つ制御パルスを発生させ、この
制御パルスによってスイッチを切り換え、第１の分周手
段の出力信号と、クロックパルスとを交互に選択して第
２の分周手段に加えているので、パルス発生手段の制御
パルス幅によって任意の分周比を容易にしかも精度よく
設定し、所望の分周比の分周出力を得ることができる。
（ｂ） また、従来必要としていたゲート回路が不要に
なるので、構成が簡略化でき、分周比が大きくなって
も、ゲート回路のために半導体集積回路上で配線導体を
引き回す必要がなく、半導体集積回路化が容易になる。Description: BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a frequency dividing circuit, and more particularly to a circuit in which an arbitrary frequency dividing ratio can be set. [Prior Art] Conventionally, as a frequency dividing circuit for setting a large frequency dividing ratio,
The frequency dividing circuit shown in the figure is used. This frequency divider circuit
Multiple frequency dividers 2 1 and 2 2 composed of flip-flop circuits
..... 2 n are connected in series, and each frequency divider 2 1 , 2 2 ... 2
The output of n-1 is applied to the gate circuit 4 and the output is applied to each divider 2
And in addition to 1, 2 2 ···· 2 n reset input R. In such a frequency dividing circuit, the clock pulse CK applied to the input terminal 6 is obtained by subtracting 1 from the number n of frequency dividing stages (n−
1) Only counted, since the count signal is obtained from the gate circuit 4, dividing ratio (1 / n) becomes one corresponding to the frequency divider 2 1, 2 2 ···· 2 n stages of the The divided output is taken out from the output terminal 8. When such a frequency dividing circuit is constituted by a C-MOS semiconductor integrated circuit, a gate circuit shown in FIG. 5 is provided in the semiconductor integrated circuit. This gate circuit is composed of transistors 10 and 12 connected in parallel and a transistor connected in series.
14 and 16, the transistors 10 and 16 have a common input terminal 18a, and the transistors 12 and 14 have a common input terminal 1
8b, a voltage application terminal 20 and an output terminal 22 are provided. Therefore, in this gate circuit, each input terminal 18
When the frequency-divided outputs of the frequency dividers 2 1 , 2 2, ... are applied to a and 18 b and the drive voltage V DD is applied to the voltage terminal 20, a gate output is taken out from the output terminal 22. [Problems to be Solved by the Invention] As described above, in the frequency dividing circuit provided with the gate circuit, when the number of input bits of the gate circuit increases in proportion to the frequency dividing ratio, the transistor 10 Since the number of parallel stages of 12 and the number of series stages of transistors 14 and 16 increase, the circuit configuration becomes complicated, and it is necessary to route a large number of wiring conductors on the semiconductor integrated circuit.
Frequency dividing ratio increases, the realization of a semiconductor integrated circuit becomes difficult also in such a frequency divider, in order to moderate the division ratio, the frequency divider 2 1, 2 2 ··· 2 n It is necessary to increase or decrease the number of installed, or to provide output terminals for each of the frequency dividers 2 1 , 2 2 ... 2 n so that the desired divided output can be taken out. Cannot be obtained. Therefore, the present invention intends to provide a frequency dividing circuit which does not require such a gate circuit, simplifies the configuration, can increase the frequency dividing ratio, and can set an arbitrary frequency dividing ratio. Things. [Means for Solving the Problems] As shown in FIG. 1, the frequency dividing circuit of the present invention divides an input clock pulse to generate a first frequency divided output (B in FIG. 1). 1) that generates the divided output at
A frequency dividing means (frequency divider 32) and a switch for switching upon receiving a control pulse and selectively passing the first frequency divided output generated by the first frequency dividing means and the clock pulse. 34) and a second divided output (divided output in F of FIG. 1) generated by dividing the first divided output or the clock pulse passed through this switch. Frequency dividing means (frequency dividers 36 1 , 36 2 ... 36 n )
And the second divided output generated by the second frequency dividing means is used as a trigger input, and the control pulse synchronized with the second divided output and having an arbitrarily set pulse width is output. Pulse generating means (pulse generator 38) for generating the clock pulse or the frequency-divided output, which is selectively passed through the switch that is switched by the control pulse, by the second frequency dividing means. Generating the control pulse in synchronization with the second frequency-divided output of the second frequency-dividing means and having an arbitrarily set pulse width, and alternately switching the switch with the control pulse. By selectively passing the clock pulse or the first divided output and dividing the clock pulse or the first divided output by the second dividing means, the pulse of the control pulse is width Wherein the taking out the divided output corresponding. [Operation] Therefore, the frequency dividing circuit of the present invention switches between the input signal and the frequency-divided signal obtained by dividing the input signal by the first frequency dividing means by the switch and supplies the divided signal to the second frequency dividing means. In addition, the switch control means is triggered by the edge of the frequency-divided signal obtained by the frequency dividing means to generate a control pulse having a specific pulse width, and the control pulse switches the switch.
The output signal of the first frequency dividing means and the input signal are alternately selected and added to the second frequency dividing means. As a result, the final frequency divided output obtained from the second frequency dividing means depends on the pulse width of the control pulse generated by the switch control means. A divided output is obtained. For example, the dividing ratio of the first dividing means is 1 /
2. If the frequency dividing ratio of the second frequency dividing means is 1/2 to 1 / N,
By adjusting the control pulse width of the switch control means, 1 / N to 1 / 2N can be obtained as the frequency division ratio of the final output. Embodiments Hereinafter, embodiments of the present invention will be described in detail with reference to the drawings. FIG. 1 shows an embodiment of a frequency dividing circuit according to the present invention. As shown in FIG. 1, a clock pulse CK is applied to an input terminal 30 as an input signal having a frequency f, and the clock pulse CK is applied to a frequency divider 32 provided as first frequency dividing means.
After this frequency division, the divided output is applied to the input a of the switch 34, and the clock pulse CK is directly applied to the input b of the switch 34. In this case, when the clock pulse CK shown in FIG. 2A is applied to the input terminal 30, the frequency divider 32 outputs the pulse shown in FIG. The switch 34 is provided as input switching means for switching an input by a control pulse, and has a frequency divider 32 on its output side.
And the clock pulse CK are alternately output. Therefore, the pulse A or B in FIG. 2 is output to the output point C of the switch 34. These outputs are alternately applied to a second frequency divider,
In this embodiment, a plurality of frequency dividers 36 1 , 36 2 ... 36 n installed as second frequency dividing means are installed in series. Therefore, the dividing number n of the divider 36 1 through 36 n
Division ratio 1 / N = 1/2 n (where n = 1, 2,...)
・) Is set. In this case, the switch 34 sets the input a
When it closed on the side, dividing pulses from the frequency divider 36 1 shown in D of FIG. 2, the frequency division pulse from the frequency divider 36 2 shown in E of FIG. 2 is output. Further, when the switch 34 is closed on the input side b, since a state of divider units by the frequency divider 32 is omitted, the frequency division pulse from the frequency divider 36 1 shown in the second diagram of B, min dividing pulses from frequency divider 36 2 shown in D of FIG. 2, the frequency division pulse from the frequency divider 36 3 shown in E of FIG. 2 are output. In each pulse shown in FIG. 2, H indicates a high level section, and L indicates a low level section. The divided output obtained by this divider 36 n are added as a trigger input of a pulse generator 38 which is provided as a pulse generating means for generating a control pulse for controlling the switch 34. The pulse generator 38 is configured to be capable of arbitrarily adjusting the width of the generated control pulse. For example, the pulse generator 38 generates a control pulse Pt triggered by a rising edge of an output pulse of the frequency divider 36 n , and controls the control pulse Pt. A monostable multivibrator configured so that an arbitrary pulse width can be set for the pulse Pt can be used. Therefore, when generating a control pulse having a pulse width pulse generator 38 is preset in response to the rising edge of the output pulse of the frequency divider 36 n, in the interval of the pulse width, the switch 34 is closed on the input side a was added divided output of the frequency divider 32 (f / 2) to the divider 36 1. Further, other than the interval of the pulse width, the switch 32 is closed on the input side b, the clock pulse CK is applied to the divider 36 1. Divided output and the clock pulse CK applied at a constant period to the divider 36 1 alternately, the frequency divider 36 1, 36 2 · · · 36 n
And the frequency-divided output of the frequency divider 36 n is
In the frequency division output from the input a side, a 1/2 n + 1 frequency division output is obtained at a constant period, and the clock pulse CK from the input b side of the switch 34 obtains a 1/2 n frequency division output in a constant cycle. With these divided outputs, the pulse generator 38 generates a control pulse synchronized with its rising edge, and the switch 34 is similarly switched alternately by the control pulse. Through such a feedback loop, a final frequency-divided output Po obtained at a specific frequency division ratio is obtained at the output terminal 40. For example, the frequency dividing circuit shown in FIG. 1, showing the frequency division operation when the second frequency dividing means constituted by two sets of dividers 36 1, 36 2 in Figure 3. In FIG. 3, C 1 to C 4 are switches
34 output, F 1 to F 4 the final divided output Po, G 1 ~G 4 shows an output Pt of the pulse generator 38, C 1, F 1 and G 1 is the final division ratio
If 1/4, C 2 , F 2 and G 2 will be:
C 3 , F 3 and G 3 have a final division ratio of 1/6, and C 4 , F 4 and G 4 have a final division ratio of 1/7. In each pulse shown in FIG. 3, H indicates a high level section and L indicates a low level section. Therefore, in this frequency dividing circuit, for example, the frequency dividing ratio of the frequency divider 32 as the first frequency dividing means is 1/2, and the frequency dividers 36 1 , 36 2. 36 N total division ratio 1 / N
(= 1 / 2n ), the total division ratio of the divided output is 1 / No
Can be set in the range of 1 / N, 1 / (N + 1),... 1 / 2N by adjusting the pulse width of the control pulse of the pulse generator 38. In the embodiment, the first frequency dividing means is constituted by a frequency divider having a frequency dividing ratio of 1/2, but the frequency dividing ratio may be set to more than 1/2. Further, the second frequency dividing means is divided into a plurality of frequency dividers 36 1 , 36 2.
-Although it is configured with 36 n , it may be configured with a single frequency divider having a frequency division ratio of 1/2. [Effects of the Invention] As described above, according to the present invention, the following effects can be obtained. (A) A clock pulse and this clock pulse
A frequency-divided signal obtained by frequency dividing by the frequency dividing means is switched by a switch and added to the second frequency dividing means, and the pulse generating means is triggered by an edge of the frequency divided signal obtained by the second frequency dividing means Then, a control pulse having a specific pulse width is generated, a switch is switched by the control pulse, and an output signal of the first frequency dividing means and a clock pulse are alternately selected and added to the second frequency dividing means. Therefore, an arbitrary frequency division ratio can be easily and accurately set by the control pulse width of the pulse generation means, and a frequency division output having a desired frequency division ratio can be obtained. (B) Further, since the gate circuit which has been required conventionally becomes unnecessary, the configuration can be simplified, and even if the frequency division ratio is increased, it is not necessary to route wiring conductors on the semiconductor integrated circuit for the gate circuit. A semiconductor integrated circuit can be easily formed.
【図面の簡単な説明】
第１図はこの発明の分周回路の実施例を示すブロック
図、第２図および第３図は第１図に示す分周回路の動作
波形を示す図、第４図は従来の分周回路を示すブロック
図、第５図はそのゲート回路の具体的な構成を示す回路
図である。
32……第１の分周手段としての分周器、34……スイッ
チ、361、362・・36n……第２の分周手段としての分周
器、38……パルス発生手段としてのパルス発生器。BRIEF DESCRIPTION OF THE DRAWINGS FIG. 1 is a block diagram showing an embodiment of a frequency dividing circuit according to the present invention; FIGS. 2 and 3 are diagrams showing operation waveforms of the frequency dividing circuit shown in FIG. FIG. 1 is a block diagram showing a conventional frequency dividing circuit, and FIG. 5 is a circuit diagram showing a specific configuration of the gate circuit. 32... A divider as a first divider, 34... A switch, 36 1 , 36 2, ... 36 n ... A divider as a second divider, 38. Pulse generator.
Claims (1)
１の分周出力を発生する第１の分周手段と、 制御パルスを受けてスイッチングし、前記第１の分周手
段が発生した前記第１の分周出力と前記クロックパルス
とを選択的に通過させるスイッチと、 このスイッチを通過した前記第１の分周出力または前記
クロックパルスを分周することにより、第２の分周出力
を発生する第２の分周手段と、 この第２の分周手段が発生した前記第２の分周出力をト
リガ入力とし、前記第２の分周出力に同期し、かつ、任
意に設定されたパルス幅を持つ前記制御パルスを発生す
るパルス発生手段と、 を備えて、前記制御パルスによってスイッチングする前
記スイッチを選択的に通過した前記クロックパルス又は
前記分周出力を前記第２の分周手段で分周し、この第２
の分周手段の第２の分周出力に同期し、かつ、任意に設
定されたパルス幅を持つ前記制御パルスを発生し、この
制御パルスを以て前記スイッチを交互に切り換えること
により、前記クロックパルス又は前記第１の分周出力を
選択的に通過させて、前記クロックパルス又は前記第１
の分周出力を前記第２の分周手段で分周することによ
り、前記制御パルスのパルス幅に応じた分周出力を取り
出すことを特徴とする分周回路。 ２．前記第２の分周手段は、複数の分周器を直列接続し
てなることを特徴とする特許請求の範囲第１項に記載の
分周回路。(57) [Claims] A first frequency dividing means for generating a first frequency divided output by dividing an inputted clock pulse; and a first frequency dividing means for switching in response to a control pulse and generating the first frequency divided output by the first frequency dividing means. A switch for selectively passing the frequency-divided output and the clock pulse; and a second frequency-divided output that generates a second frequency-divided output by dividing the frequency of the first frequency-divided output or the clock pulse that has passed through the switch. A second frequency dividing means, and the second frequency dividing output generated by the second frequency dividing means is used as a trigger input, and is synchronized with the second frequency dividing output and has an arbitrarily set pulse width. And a pulse generating means for generating the control pulse having the clock pulse or the frequency-divided output selectively passed through the switch switched by the control pulse. ,this Second
Generating the control pulse synchronized with the second frequency-divided output of the frequency-dividing means and having an arbitrarily set pulse width, and alternately switching the switch with the control pulse, thereby obtaining the clock pulse or the clock pulse. Selectively passing the first frequency-divided output to generate the clock pulse or the first
A frequency dividing circuit that divides the frequency divided output by the second frequency dividing means to extract a frequency divided output corresponding to the pulse width of the control pulse. 2. 2. The frequency dividing circuit according to claim 1, wherein said second frequency dividing means includes a plurality of frequency dividers connected in series.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
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| JP60129068A JP2698572B2 (en) | 1985-06-13 | 1985-06-13 | Divider circuit |
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| Country | Link |
|---|---|
| JP (1) | JP2698572B2 (en) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS63244931A (en) * | 1987-03-30 | 1988-10-12 | Nec Corp | Frequency divider |
Family Cites Families (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS54112152A (en) * | 1978-02-22 | 1979-09-01 | Meidensha Electric Mfg Co Ltd | Frequency divider |
-
1985
- 1985-06-13 JP JP60129068A patent/JP2698572B2/en not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPS61287324A (en) | 1986-12-17 |
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| Date | Code | Title | Description |
|---|---|---|---|
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