JP2696885B2 - Error correction information output circuit - Google Patents
Error correction information output circuitInfo
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Description
【発明の詳細な説明】 〔産業上の利用分野〕 本発明は,PCM通信の受信側に用いられる誤り訂正器で
発生するシンドロームを誤り訂正情報に変換する回路に
関し，特に，シンドロームが多数のビットから構成され
る場合の誤り訂正情報出力回路に関する。Description: BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a circuit for converting a syndrome generated by an error corrector used on the receiving side of PCM communication into error correction information. The present invention relates to an error correction information output circuit in the case of comprising:
従来の誤り訂正情報出力回路の一例を第２図を用いて
説明する。この回路は複数の誤り訂正情報検出器により
誤り訂正情報を検出，出力するものである。An example of a conventional error correction information output circuit will be described with reference to FIG. This circuit detects and outputs error correction information by a plurality of error correction information detectors.
第２図はモジュロ（modulo）8,ワード長120ビット，
冗長ビット８ビットのリー（Lee）符号に基づく距離１
の２重誤り訂正用の誤り訂正情報出力回路であり,24ビ
ットの信号で構成されるシンドローム101を入力とす
る。訂正可能な誤りの種類，すなわちシンドロームの種
類は28800通りあり，入力されたシンドローム101に対応
する誤り訂正情報115′を出力する。誤り訂正情報115′
はワード中に発生した誤りの位置と方向とを示すビット
パターンであり，誤り位置を示すビットパターンは誤り
訂正器内で，ワード長をカウントする計数器の120通り
ある出力ビットパターンのいずれかと一致している。Figure 2 shows a modulo 8, word length 120 bits,
Distance 1 based on 8-bit Lee code with redundant bits
This is an error correction information output circuit for double error correction, and receives a syndrome 101 composed of a 24-bit signal as an input. There are 28,800 types of errors that can be corrected, that is, the types of syndromes, and error correction information 115 'corresponding to the syndrome 101 input is output. Error correction information 115 '
Is a bit pattern indicating the position and direction of the error that occurred in the word. The bit pattern indicating the error position is one of the 120 output bit patterns of the counter that counts the word length in the error corrector. I do.
本例の誤り訂正情報出力回路は第１の誤り訂正情報検
出器102から第Ｎの誤り訂正情報検出器104までのＮ個の
誤り訂正情報検出器で構成される。第１の誤り訂正情報
検出器102は，シンドローム101の第１ビットから第15ビ
ットまでの15ビットから成るビット組合わせを入力と
し，第Ｎの誤り訂正情報検出器104は，シンドローム101
の第10ビットから第24ビットまでの15ビットから成る組
合わせを入力とする。すなわち，各誤り訂正情報検出器
は，シンドローム101を構成する24ビットのうちの15ビ
ットから成る互いに異なるビット組合わせを入力とす
る。The error correction information output circuit of this example is composed of N error correction information detectors from a first error correction information detector 102 to an N-th error correction information detector 104. The first error correction information detector 102 receives a bit combination of 15 bits from the first bit to the fifteenth bit of the syndrome 101 as input, and the Nth error correction information detector 104 outputs
The combination consisting of 15 bits from the 10th bit to the 24th bit is input. That is, each error correction information detector receives, as an input, a different bit combination of 15 bits out of the 24 bits constituting the syndrome 101.
第ｎ（ｎ＜Ｎ）の誤り訂正情報検出器103内部の第ｎ
のROM105は他の誤り訂正情報検出器とは異なる15ビット
から成るビット組合わせを入力とし，その15ビットだけ
から特定のシンドロームの判別ができた時に対応する誤
り訂正情報のビットパターンを，判別できない時には正
規の誤り訂正情報として存在しない特定のビットパター
ンをそれぞれ出力する。この特定のビットパターンは，
誤り位置を示すビットパターンが誤り訂正器内の計数器
の120通りある出力ビットパターンのいずれとも一致し
ないビットパターンである。第ｎのROM出力108は第ｎの
ROM選択回路106′と第ｎのスイッチ回路107とに入力さ
れる。第ｎのROM選択回路106′は第（ｎ−１）までの誤
り訂正情報検出器が誤り訂正情報115′を出力している
か否かを示す第（ｎ−１）のROM選択信号110をも入力と
している。第ｎのROM選択回路106′は第（ｎ−１）まで
の誤り訂正情報検出器が誤り訂正情報115′を出力して
いる場合には，第ｎのROM出力108にかかわらず，第ｎの
ROM選択信号111′により第ｎのスイッチ回路107を制御
し，第ｎの誤り訂正情報検出器103からの誤り訂正情報1
15′の出力を禁止する。第（ｎ−１）までの誤り訂正情
報検出器から誤り訂正情報115′が出力されておらず，
第ｎのROM出力108が正規の誤り訂正情報のピットパター
ンに一致する場合には，第ｎのROM選択信号111′により
第ｎのスイッチ回路107を通して第ｎの誤り訂正情報検
出器103から第ｎのROM出力105を誤り訂正情報115′とし
て出力する。その間，第ｎのROM選択信号111′により，
後段の誤り訂正情報検出器から誤り訂正情報115′が出
力されることを禁止する。第（ｎ−１）までの誤り訂正
情報検出器から誤り訂正情報115′が出力されておら
ず，第ｎのROM出力108が正規の誤り訂正情報のビットパ
ターンのいずれとも一致しない場合には，第ｎのROM選
択信号111′により第ｎのスイッチ回路107を制御し，第
ｎの誤り訂正情報検出器103が誤り訂正情報を出力する
ことを禁止する。The n-th (n <N) error correction information detector 103 internal n-th
ROM 105 receives a bit combination consisting of 15 bits different from other error correction information detectors, and cannot determine the bit pattern of the corresponding error correction information when a specific syndrome can be determined from only those 15 bits. At times, a specific bit pattern that does not exist as normal error correction information is output. This particular bit pattern is
The bit pattern indicating the error position does not match any of the 120 output bit patterns of the counter in the error corrector. The n-th ROM output 108 is
The data is input to the ROM selection circuit 106 'and the n-th switch circuit 107. The n-th ROM selection circuit 106 'also has an (n-1) -th ROM selection signal 110 indicating whether or not the (n-1) -th error correction information detectors output the error correction information 115'. Input. The n-th ROM selection circuit 106 'outputs the n-th ROM correction circuit irrespective of the n-th ROM output 108 when the (n-1) th error correction information detector outputs the error correction information 115'.
The n-th switch circuit 107 is controlled by the ROM selection signal 111 ', and the error correction information 1 from the n-th error correction information detector 103 is output.
15 'output is prohibited. No error correction information 115 'has been output from the (n-1) th error correction information detectors.
When the n-th ROM output 108 matches the pit pattern of the normal error correction information, the n-th ROM selection signal 111 ′ causes the n-th error correction information detector 103 to output the signal from the n-th error correction information detector 103 through the n-th switch circuit 107. Is output as error correction information 115 '. In the meantime, the n-th ROM selection signal 111 '
The output of the error correction information 115 'from the subsequent error correction information detector is prohibited. If no error correction information 115 'has been output from the (n-1) th error correction information detectors and the nth ROM output 108 does not match any of the bit patterns of the normal error correction information, The n-th switch circuit 107 is controlled by the n-th ROM selection signal 111 'to inhibit the n-th error correction information detector 103 from outputting error correction information.
第１の誤り訂正情報検出器102が前段の誤り訂正情報
検出器からのROM選択信号入力を有しない点と，第Ｎの
誤り訂正情報検出器104が後段の誤り訂正情報検出器へ
のROM選択信号出力を有しない点を除けば，他の誤り訂
正情報検出器も第ｎの誤り訂正情報検出器103と同様の
動作をする。The first error correction information detector 102 has no ROM selection signal input from the preceding error correction information detector, and the Nth error correction information detector 104 has a ROM selection signal for the subsequent error correction information detector. Except for having no signal output, the other error correction information detectors operate similarly to the n-th error correction information detector 103.
誤り訂正情報はワード中に発生した誤りの位置情報と
誤りの方向情報とを含んでいる。そして，各ROMブロッ
クに正規のシンドロームが入力されなかった場合には，
誤り訂正情報検出器内のROMは，実際には存在し得ない
誤りの位置情報を出力し，それをROM選択回路で判別し,
ROM選択の制御を行う。正規の誤り位置情報は誤り訂正
器内部の計数器指示値のいずれかと一致する必要がある
ため，誤り情報検出不能時のROM出力は計数器指示値と
して存在し得ない値でなければならない。ROM選択回路
内においてROM出力が計数器出力として有り得るか否か
を判別する回路の構成は計数器の出力ビットパターンに
依存するため，計数器の構成がROM選択回路の小型化，
簡易化に制約を与えるという欠点がある。The error correction information includes error position information and error direction information generated in the word. And, when the normal syndrome is not input to each ROM block,
The ROM in the error correction information detector outputs the position information of the error that cannot actually exist and discriminates it by the ROM selection circuit.
Controls ROM selection. Since the normal error position information needs to match any one of the counter indication values inside the error corrector, the ROM output when error information cannot be detected must be a value that cannot exist as the counter indication value. The configuration of the circuit in the ROM selection circuit that determines whether the ROM output is possible as a counter output depends on the output bit pattern of the counter.
It has the disadvantage of limiting simplification.
本発明の技術的課題は，誤り訂正情報検出器内のROM
選択回路を，誤り訂正器の構成とは無関係に簡単にでき
るようにすることにある。The technical problem of the present invention is that the ROM in the error correction information detector
An object of the present invention is to enable a selection circuit to be simplified independently of the configuration of an error corrector.
本発明は、PCM通信の受信側に用いられる誤り訂正器
のＬ（Ｌは正の整数）ビットで構成される2Lより小さい
Ｍ（Ｍは2Lより小さい正の整数）種類のシンドロームを
Ｍ種類の誤り訂正情報に変換する誤り訂正情報出力回路
であって複数の誤り訂正情報検出器により前記誤り訂正
情報を検出する方式の誤り訂正情報出力回路において、
各誤り訂正情報検出器は、それぞれ入力されたビット組
合わせから、特定のシンドロームが判別できるときに
は、その誤り訂正情報に対応するビットパターンを出力
し、特定のシンドロームを判別できないときには、いず
れの誤り訂正情報にも対応しないビットパターンを出力
するROMと、該ROM出力がいずれの誤り訂正情報にも対応
しないビットパターンである場合には出力を禁止する禁
止手段とを有し、前記複数の誤り訂正情報検出器のいず
れかから出力されたビットパターンを誤り訂正情報に変
換する符号変換器を設けたことを特徴とする。According to the present invention, M (M is a positive integer smaller than 2 L ) types of syndromes of M (M is a positive integer smaller than 2 L ) composed of L (L is a positive integer) bits of an error corrector used on the receiving side of PCM communication is represented by M An error correction information output circuit for converting into a type of error correction information, wherein a plurality of error correction information detectors detect the error correction information,
Each error correction information detector outputs a bit pattern corresponding to the error correction information when a specific syndrome can be determined from the input bit combination, and when the specific syndrome cannot be determined, any error correction information is output. A ROM that outputs a bit pattern that does not correspond to information, and prohibiting means that prohibits output when the ROM output is a bit pattern that does not correspond to any error correction information, wherein the plurality of error correction information A code converter for converting a bit pattern output from any of the detectors into error correction information is provided.
次に，本発明の実施例について説明する。 Next, embodiments of the present invention will be described.
第１図は，本発明の一実施例であり，第２図と同様，
モジュロ8,ワード長120ビット，冗長ビット８ビットの
リー符号に基づく距離１の２重誤り訂正用の誤り訂正情
報出力回路である。第２図と同じ部分には同一番号を付
しており，それ故，この回路は24ビットの信号で構成さ
れるシンドローム101を入力する。訂正可能な誤りの種
類，すなわちシンドロームの種類は28800通りあり，入
力されたシンドローム101に対応する誤り訂正情報115を
出力する。誤り訂正情報115はワード中に発生した誤り
の位置と方向とを示すビットパターンであり，誤り位置
を示すビットパターンは誤り訂正器内でワード長をカウ
ントする計数器の120通りある出力ビットパターンのい
ずれかと一致している。FIG. 1 shows an embodiment of the present invention.
An error correction information output circuit for double error correction of a distance of 1 based on a Lie code of modulo 8, word length of 120 bits and redundant bits of 8 bits. The same parts as those in FIG. 2 are denoted by the same reference numerals, and therefore, this circuit inputs a syndrome 101 composed of a 24-bit signal. There are 28,800 types of errors that can be corrected, that is, the types of syndromes, and error correction information 115 corresponding to the input syndrome 101 is output. The error correction information 115 is a bit pattern indicating the position and direction of an error that has occurred in a word. The bit pattern indicating the error position is a bit pattern of a 120 output bit patterns of a counter that counts the word length in the error corrector. Match any.
この誤り訂正情報出力回路は，第２図同様，第１〜第
ＮまでのＮ個の誤り訂正情報検出器と各誤り訂正情報検
出器の出力113のビットパターンを対応する誤り訂正情
報出力115のビットパターンに変換する符号変換器114と
で構成される。As in FIG. 2, this error correction information output circuit converts the bit patterns of the first to Nth error correction information detectors and the output 113 of each error correction information detector into the corresponding error correction information output 115. And a code converter 114 for converting to a bit pattern.
第ｎの誤り訂正情報検出器103内部の第ｎのROM105
は，前述したように，他の誤り訂正情報検出器とは異な
る15ビットからなるビット組合わせを入力とする。そし
て，その15ビットだけから特定のシンドロームの判別が
できた場合には，その誤り訂正情報に対応するビットパ
ターンが出力され，このビットパターンは符号変換器11
4に入力することにより対応する誤り訂正情報115のビッ
トパターンが出力される。一方，特定のシンドロームを
判別できない場合には，正規の誤り訂正情報には対応し
ないビットパターンであり，符号変換器114に入力して
もその出力の誤り位置を示すビットパターンは誤り訂正
器内の計数器の120通りある出力ビットパターンのいず
れとも一致しないビットパターンである。The n-th ROM 105 inside the n-th error correction information detector 103
As described above, a bit combination consisting of 15 bits different from other error correction information detectors is input. When a specific syndrome can be determined from only the 15 bits, a bit pattern corresponding to the error correction information is output.
By inputting to 4, the corresponding bit pattern of the error correction information 115 is output. On the other hand, if the specific syndrome cannot be determined, the bit pattern does not correspond to the normal error correction information. The bit pattern does not match any of the 120 output bit patterns of the counter.
第ｎのROM出力108は第ｎのROM選択回路106と第ｎのス
イッチ回路107とに入力される。第ｎのROM選択回路106
は第（ｎ−１）までの誤り訂正情報検出器が誤り訂正情
報検出器出力113を出力している場合には，第ｎのROM出
力108にかかわらず第ｎのROM選択信号111により第ｎの
スイッチ107を制御し，誤り訂正情報検出器出力113の出
力を禁止する。第（ｎ−１）までの誤り訂正情報検出器
から誤り訂正情報検出器出力113が出力されておらず，
第ｎのROM出力108が正規の誤り訂正情報に対応するビッ
トパターンである場合には，第ｎのROM選択信号111によ
り第ｎのスイッチ回路107を制御して第ｎのROM出力108
を誤り訂正情報検出器出力113として出力する。そし
て，第ｎのROM選択信号111により後段の誤り訂正情報検
出器から誤り訂正情報検出器出力が出力されることを禁
止する。第（ｎ−１）までの誤り訂正情報検出器から誤
り訂正情報検出器出力113が出力されておらず，第ｎのR
OM出力108が正規の誤り訂正情報に対応しないビットパ
ターンである場合には，第ｎのROM選択信号111により第
ｎのスイッチ回路107を制御し，第ｎの誤り訂正情報検
出器103が誤り訂正情報検出器出力113を出力することを
禁止する。The n-th ROM output 108 is input to the n-th ROM selection circuit 106 and the n-th switch circuit 107. N-th ROM selection circuit 106
When the (n-1) th error correction information detector outputs the error correction information detector output 113, the nth ROM selection signal 111 causes the nth ROM selection signal 111 regardless of the nth ROM output signal. , And prohibits the output of the error correction information detector output 113. The error correction information detector output 113 is not output from the error correction information detectors up to (n-1) th, and
If the n-th ROM output 108 is a bit pattern corresponding to normal error correction information, the n-th switch circuit 107 is controlled by the n-th ROM selection signal 111 to output the n-th ROM output 108.
Is output as an error correction information detector output 113. Then, the output of the error correction information detector from the subsequent error correction information detector is prohibited by the n-th ROM selection signal 111. The error correction information detector output 113 is not output from the error correction information detectors up to the (n-1) th and the n-th R
If the OM output 108 is a bit pattern that does not correspond to regular error correction information, the n-th switch circuit 107 is controlled by the n-th ROM selection signal 111, and the n-th error correction information detector 103 corrects the error. The output of the information detector output 113 is prohibited.
第１の誤り訂正情報検出器102が前段の誤り訂正情報
検出器からのROM選択信号を有しない点と，第Ｎの誤り
訂正情報検出器104が後段の誤り訂正情報検出器へのROM
選択信号出力を有しない点を除けば，他の誤り訂正情報
検出器も第ｎの誤り訂正情報検出器103と同様の動作を
する。The first error correction information detector 102 does not have the ROM selection signal from the preceding error correction information detector, and the Nth error correction information detector 104 has a ROM for the subsequent error correction information detector.
Except for having no selection signal output, the other error correction information detectors operate in the same manner as the n-th error correction information detector 103.
以上の説明で明らかなように，各誤り訂正情報検出器
の出力に共用の符号変換器を設けたことにより，本例に
おけるROM選択回路106は第２図で説明した従来のROM選
択回路106′に比して，判別のための回路構成を簡単に
することができる。As is clear from the above description, by providing a common code converter for the output of each error correction information detector, the ROM selection circuit 106 in this example can be replaced by the conventional ROM selection circuit 106 'described in FIG. The circuit configuration for discrimination can be simplified as compared with the case of FIG.
以上説明したように本発明は，シンドロームを構成す
るビットの一部を観測して一部のシンドロームを判別
し，対応する誤り訂正情報を検出する誤り情報検出器を
複数有する誤り訂正情報出力回路において，誤り訂正情
報検出器が誤り訂正情報を検出した時には誤り訂正情報
に対応するビットパターンを出力し，そのビットパター
ンを対応する誤り訂正情報のビットパターンを変換する
符号変換器を有することにより，誤り訂正情報検出器内
のROM選択回路を誤り訂正器の計数器の構成とは無関係
に簡単に構成できる効果がある。As described above, the present invention relates to an error correction information output circuit having a plurality of error information detectors for observing a part of bits constituting a syndrome, determining some of the syndromes, and detecting corresponding error correction information. When the error correction information detector detects the error correction information, it outputs a bit pattern corresponding to the error correction information and has a code converter for converting the bit pattern into a bit pattern of the corresponding error correction information. There is an effect that the ROM selection circuit in the correction information detector can be simply configured irrespective of the configuration of the counter of the error corrector.
第１図は本発明の一実施例の構成を示すブロック図，第
２図は従来の誤り訂正情報出力回路を示すブロック図で
ある。 101:シンドローム,108:第ｎのROM出力,109:第１のROM選
択信号,110:第（ｎ−１）のROM選択信号,111:第ｎのROM
選択信号,112:第（Ｎ−１）のROM選択信号,113:誤り訂
正情報検出器出力,115:誤り訂正情報。FIG. 1 is a block diagram showing a configuration of an embodiment of the present invention, and FIG. 2 is a block diagram showing a conventional error correction information output circuit. 101: syndrome, 108: n-th ROM output signal, 109: first ROM selection signal, 110: (n-1) th ROM selection signal, 111: n-th ROM
Selection signal, 112: (N-1) th ROM selection signal, 113: error correction information detector output, 115: error correction information.
Claims (1)
正の整数）ビットで構成される2Lより小さいＭ（Ｍは2L
より小さい正の整数）種類のシンドロームをＭ種類の誤
り訂正情報に変換する誤り訂正情報出力回路であって複
数の誤り訂正情報検出器により前記誤り訂正情報を検出
する方式の誤り訂正情報出力回路において、各誤り訂正
情報検出器は、それぞれ入力されたビット組合わせか
ら、特定のシンドロームが判別できるときには、その誤
り訂正情報に対応するビットパターンを出力し、特定の
シンドロームを判別できないときには、いずれの誤り訂
正情報にも対応しないビットパターンを出力するROM
と、該ROM出力がいずれの誤り訂正情報にも対応しない
ビットパターンである場合には出力を禁止する禁止手段
とを有し、前記複数の誤り訂正情報検出器のいずれかか
ら出力されたビットパターンを誤り訂正情報に変換する
符号変換器を設けたことを特徴とする誤り訂正情報出力
回路。An error correcting device used on the receiving side, wherein M is smaller than 2 L (M is 2 L ) and is composed of L (L is a positive integer) bits.
An error correction information output circuit for converting the syndromes of (smaller positive integers) into M types of error correction information, wherein the error correction information is detected by a plurality of error correction information detectors. Each error correction information detector outputs a bit pattern corresponding to the error correction information when a specific syndrome can be determined from the input bit combination. ROM that outputs bit patterns that do not correspond to correction information
And prohibiting means for prohibiting output when the ROM output is a bit pattern that does not correspond to any error correction information, wherein the bit pattern output from any of the plurality of error correction information detectors is provided. An error correction information output circuit, comprising a code converter for converting the data into error correction information.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63048618A JP2696885B2 (en) | 1988-03-03 | 1988-03-03 | Error correction information output circuit |
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| JP63048618A JP2696885B2 (en) | 1988-03-03 | 1988-03-03 | Error correction information output circuit |
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|---|---|
| JPH01223827A JPH01223827A (en) | 1989-09-06 |
| JP2696885B2 true JP2696885B2 (en) | 1998-01-14 |
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ID=12808398
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| Application Number | Title | Priority Date | Filing Date |
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| JP63048618A Expired - Lifetime JP2696885B2 (en) | 1988-03-03 | 1988-03-03 | Error correction information output circuit |
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|---|---|---|---|---|
| JP2615700B2 (en) * | 1987-11-20 | 1997-06-04 | 日本電気株式会社 | Error correction information output circuit |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
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| JP2615683B2 (en) | 1987-10-20 | 1997-06-04 | 日本電気株式会社 | Output device for error correction information |
Family Cites Families (1)
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|---|---|---|---|---|
| JPH0691471B2 (en) * | 1985-09-10 | 1994-11-14 | 株式会社東芝 | Error correction circuit |
-
1988
- 1988-03-03 JP JP63048618A patent/JP2696885B2/en not_active Expired - Lifetime
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2615683B2 (en) | 1987-10-20 | 1997-06-04 | 日本電気株式会社 | Output device for error correction information |
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| Publication number | Publication date |
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| JPH01223827A (en) | 1989-09-06 |
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