JP2693501B2 - Differential amplifier circuit - Google Patents
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Description
【発明の詳細な説明】 ［発明の目的］ （産業上の利用分野） 本発明は差動入力段トランジスタの入力端に電流が流
れないようにした差動増幅回路に関する。DETAILED DESCRIPTION OF THE INVENTION [Object of the Invention] (Field of Industrial Application) The present invention relates to a differential amplifier circuit in which a current does not flow to an input terminal of a differential input stage transistor.
（従来の技術） 従来の差動増幅回路例を第４図に示す。図中Q1〜Q4は
ダーリントン接続の入力段の差動ペア、Ａはその差動ペ
アに電流Ｉを供給する電流源、Q5〜Q7は前記差動ペアの
能動負荷である。(Prior Art) FIG. 4 shows an example of a conventional differential amplifier circuit. In the figure, Q1 to Q4 are differential pairs at the input stage in Darlington connection, A is a current source for supplying a current I to the differential pair, and Q5 to Q7 are active loads of the differential pair.
この回路は、入力段をダーリントン接続としているた
め、入力のダイナミックレンジの下限は約「−ＶF＋Ｖ
SAT」であることを特徴とする（ＶFはバイポーラトラン
ジスタのオン時のベース・エミッタ間電圧、ＶSATはバ
イポーラトランジスタの飽和時のコレクタ・エミッタ間
電圧）。即ち入力が0Vでも、動作が可能である（|VF｜
＞ＶSAT）。This circuit, since the input stage Darlington connection, the lower limit of the input dynamic range of about "-V F + V
SAT ”(V F is the base-emitter voltage when the bipolar transistor is on, and V SAT is the collector-emitter voltage when the bipolar transistor is saturated). That is, even if the input is 0V, operation is possible (| V F ｜
> V SAT ).
（発明が解決しようとする課題） 上記従来回路では、常に入力電流Ｉ1,I2が存在する。
この入力電流は、 で与えられる。但し、Ｖ1−Ｖ2＝ＶIN、βは電流増幅
率、ＶT＝kT/qで、ｋはボルツマン定数、Ｔは絶対温
度、ｑは電荷素量である。即ち第４図の回路は、入力電
流Ｉ1,I2が流れては困る場合に不都合が生じる。(Problems to be Solved by the Invention) In the above conventional circuit, the input currents I 1 and I 2 are always present.
This input current is Given by However, V 1 -V 2 = V IN , β is the current amplification factor, V T = kT / q, k is the Boltzmann constant, T is the absolute temperature, and q is the elementary charge. That is, the circuit shown in FIG. 4 is inconvenient when the input currents I 1 and I 2 do not flow.
そこで本発明の目的は、入力電流の流れない差動増幅
器を提供することにある。Therefore, an object of the present invention is to provide a differential amplifier in which an input current does not flow.
［発明の構成］ （課題を解決するための手段と作用） 本発明は、エミッタ結合された一対の入力段バイポー
ラトランジスタを有する差動増幅回路において、これら
トランジスタのベースにソースとバックゲートとが接続
されたMOSトランジスタを有し、これらMOSトランジスタ
のゲートに差動入力が供給されることを特徴とする差動
増幅回路である。[Configuration of the Invention] (Means and Actions for Solving the Problem) The present invention relates to a differential amplifier circuit having a pair of emitter-coupled input-stage bipolar transistors, the source and backgate of which are connected to the bases of these transistors. And a differential input circuit is provided to the gates of these MOS transistors.
即ち本発明は、バイポーラトランジスタの差動ペアの
入力に、それぞれMOSトランジスタのソースを接続し、
これらトランジスタのゲートにそれぞれ入力を与え、つ
まり該MOSトランジスタのゲートを介してバイポーラト
ランジスタの差動ペアを駆動する構成とすることによ
り、差動増幅回路の入力端に入力電流を流さないで動作
できるようにしたものである。That is, the present invention connects the sources of the MOS transistors to the inputs of the differential pair of bipolar transistors,
By inputting the respective inputs to the gates of these transistors, that is, by driving the differential pair of bipolar transistors through the gates of the MOS transistors, it is possible to operate without input current flowing to the input ends of the differential amplifier circuit. It was done like this.
さらに本発明では、MOSトランジスタのソースとバッ
クゲートとを接続しているので、MOSトランジスタにバ
ックゲートバイアスがかからない。Further, in the present invention, since the source and the back gate of the MOS transistor are connected, the back gate bias is not applied to the MOS transistor.
（実施例） 以下図面を参照して本発明の一実施例を説明する。第
１図は同実施例の回路図であるが、これは第４図のもの
と対応させた場合の例であるから、対応個所には同一符
号を付して説明を省略し、特徴とする点の説明を行な
う。本実施例の特徴は、入力段トランジスタQ3のベース
にＰチャネル型MOSトランジスタT1のソースとバックゲ
ートを接続し、トランジスタT1のドレインをアースに接
続し、ゲートを入力端子１に接続する。また入力段トラ
ンジスタQ4のベースにＰチャネルMOSトランジスタT2の
ソースとバックゲートを接続し、トランジスタT2のドレ
インをアースに接続し、ゲートを入力端子２に接続す
る。(Embodiment) An embodiment of the present invention will be described below with reference to the drawings. FIG. 1 is a circuit diagram of the same embodiment, but since this is an example of a case corresponding to that of FIG. 4, corresponding parts are designated by the same reference numerals and description thereof will be omitted and characterized. Explain the points. The feature of this embodiment is that the source and the back gate of the P-channel type MOS transistor T1 are connected to the base of the input stage transistor Q3, the drain of the transistor T1 is connected to the ground, and the gate is connected to the input terminal 1. Further, the source and back gate of the P-channel MOS transistor T2 are connected to the base of the input stage transistor Q4, the drain of the transistor T2 is connected to ground, and the gate is connected to the input terminal 2.
第１図において、MOSトランジスタT1,T2のゲート電流
は、ほとんど存在しないから、このような構成をとるな
ら、入力電流のない差動増幅回路を実現できる。In FIG. 1, since the MOS transistors T1 and T2 have almost no gate current, a differential amplifier circuit having no input current can be realized with such a configuration.
またこの場合の入力のダイナミックレンジの下限は、
約「−ＶTH＋ＶSAT」で与えられる（ＶTHはMOSトランジ
スタがオン時のゲート・ソース間電圧）。いまMOSトラ
ンジスタT1,T2がエンハンスメント型で、|VF｜＞ＶSAT
の場合なら、入力が0Vでも動作可能である。またMOSト
ランジスタT1,T2は、それぞれバックゲートがソースに
接続されているから、バックゲートバイアスがかからな
いという利点がある。The lower limit of the dynamic range of the input in this case is
It is given by about "-V TH + V SAT " (V TH is the gate-source voltage when the MOS transistor is on). Now, MOS transistors T1 and T2 are enhancement type, and | V F |> V SAT
In the case of, it is possible to operate even if the input is 0V. Further, since the back gates of the MOS transistors T1 and T2 are respectively connected to the sources, there is an advantage that no back gate bias is applied.
第２図は本発明の異なる実施例である。本実施例の特
徴は、第１図のトランジスタQ3,T1のゲート，ソース間
に電流源Ｂを接続し、トランジスタQ4,T2のゲート，ソ
ース間に電流源Ｃを接続したものである。このような構
成であれば、ある程度の電流Ｉ3を流しておくから、動
作スピードを速くできる。またトランジスタQ3,Q4のベ
ース電流よりも充分大きな電流Ｉ3を流しておくことに
より、トランジスタQ3,Q4のベース電流によるオフセッ
トの影響を少くできるものである。FIG. 2 is a different embodiment of the present invention. A feature of this embodiment is that a current source B is connected between the gates and sources of the transistors Q3 and T1 shown in FIG. 1 and a current source C is connected between the gates and sources of the transistors Q4 and T2. With such a configuration, since a certain amount of current I 3 is supplied, the operation speed can be increased. Further by previously sufficiently large current flows I 3 than the base current of the transistor Q3, Q4, it is those which can reduce the influence of offset by the base current of the transistor Q3, Q4.
第３図は本発明の更に異なる実施例で、第１図の各ト
ランジスタの極性を逆転した場合の例である。FIG. 3 shows a further different embodiment of the present invention in which the polarities of the respective transistors in FIG. 1 are reversed.
なお、本発明は実施例のみに限られず種々の応用が可
能である。例えば実施例では入力段素子のバイポーラト
ランジスタは、Q3,Q4とそれぞれ単素子の場合を示した
が、第１図の如きダーリントントランジスタであっても
よい。It should be noted that the present invention is not limited to the embodiment and various applications are possible. For example, in the embodiment, the bipolar transistors of the input stage element are Q3 and Q4, each of which is a single element, but it may be a Darlington transistor as shown in FIG.
［発明の効果］ 以上説明した如く本発明によれば、入力電流の不要な
差動増幅回路が実現できる。また入力段のMOSトランジ
スタのソースとバックゲートを接続することにより、上
記MOSトランジスタにバックゲートバイアスがかからな
くすることができるものである。[Effects of the Invention] As described above, according to the present invention, a differential amplifier circuit that does not require an input current can be realized. Further, by connecting the source and the back gate of the MOS transistor of the input stage, the back gate bias can be eliminated from the MOS transistor.
第１図ないし第３図は本発明の各実施例の回路図、第４
図は従来例の回路図である。 Q3,Q4……入力段バイポーラトランジスタ、T1,T2……入
力段MOSトランジスタ、Ａ〜Ｃ……電流源、Q5〜Q7……
能動負荷、1,2……入力端子。1 to 3 are circuit diagrams of each embodiment of the present invention.
The figure is a circuit diagram of a conventional example. Q3, Q4 …… Input stage bipolar transistors, T1, T2 …… Input stage MOS transistors, A to C …… Current source, Q5 to Q7 ……
Active load, 1, 2 ... Input terminals.
Claims (1)
ラトランジスタを有する差動増幅回路において、これら
トランジスタのベースにソースとバックゲートとが接続
されたMOSトランジスタを有し、これらMOSトランジスタ
のゲートに差動入力が供給されることを特徴とする差動
増幅回路。1. A differential amplifier circuit comprising a pair of emitter-coupled input-stage bipolar transistors, each of which has a MOS transistor having a source and a back gate connected to the base thereof, and a gate connected to the MOS transistor. A differential amplifier circuit characterized in that a dynamic input is supplied.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63190210A JP2693501B2 (en) | 1988-07-29 | 1988-07-29 | Differential amplifier circuit |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63190210A JP2693501B2 (en) | 1988-07-29 | 1988-07-29 | Differential amplifier circuit |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0239708A JPH0239708A (en) | 1990-02-08 |
| JP2693501B2 true JP2693501B2 (en) | 1997-12-24 |
Family
ID=16254299
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63190210A Expired - Fee Related JP2693501B2 (en) | 1988-07-29 | 1988-07-29 | Differential amplifier circuit |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2693501B2 (en) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH043619A (en) * | 1990-04-20 | 1992-01-08 | Toshiba Corp | Semiconductor integrated circuit |
Family Cites Families (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS61103917U (en) * | 1984-12-07 | 1986-07-02 | ||
| US4713626A (en) * | 1986-12-29 | 1987-12-15 | Motorola Inc. | Operational amplifier utilizing JFET followers |
-
1988
- 1988-07-29 JP JP63190210A patent/JP2693501B2/en not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0239708A (en) | 1990-02-08 |
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