JP2689714B2 - Threshold control circuit - Google Patents

Threshold control circuit

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Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明はアナログ−ディジタル変換器(以下A−D変
換器という)におけるしきい値制御回路に関し、特にし
きい値を自動的に補正するしきい値制御回路に関する。
TECHNICAL FIELD The present invention relates to a threshold control circuit in an analog-digital converter (hereinafter referred to as an AD converter), and in particular, it automatically corrects a threshold. Threshold control circuit.

ここで、しきい値とはA−D変換回路におけるアナロ
グ信号を量子化する際の所定の量子化ステップの基準と
なるしきい値レベル(通常、量子化ステップの中心値の
零レベル)であり、このしきい値の誤差を補正する手段
の改良である。
Here, the threshold value is a threshold level (usually the zero level of the central value of the quantization step) that serves as a reference for a predetermined quantization step when quantizing an analog signal in the AD conversion circuit. This is an improvement in the means for correcting this threshold error.

〔従来の技術〕[Conventional technology]

従来のしきい値制御回路は、第3図のブロック図に示
すように、A−D変換器4,積分器5,基準レベル発生器6,
減算器7,加算器8から構成されている。次に、従来のし
きい値レベルを補正する動作を第4図(a),(b),
(c),(d)の説明図と第3図を参照して説明する。
今、第4図(a),(b)および第4図(d)の図面
(a)に拡大図と量子化レベルおよびA−D変換器出力
符号との対応説明図において、A−D変換器4の符号化
された出力ビットは符号化条件として4ビット出力とす
ると16ステップ(=24)に量子化される。つまり、第4
図(d)に示すようにA−D変換器の出力は量子化レベ
ルに換算して0レベル(A−D変換器出力では“000
0")から16レベル(同“1111")までとなる。またここ
では、そのセンタレベルを8レベル(A−D変換器出力
では“1000")となる。
As shown in the block diagram of FIG. 3, the conventional threshold control circuit includes an AD converter 4, an integrator 5, a reference level generator 6,
It is composed of a subtracter 7 and an adder 8. Next, the conventional operation of correcting the threshold level will be described with reference to FIGS.
This will be described with reference to the explanatory views of (c) and (d) and FIG.
4 (a), (b) and FIG. 4 (d), in the enlarged view and the corresponding explanatory diagram of the quantization level and the output code of the AD converter, the AD conversion is performed. The encoded output bits of the device 4 are quantized into 16 steps (= 2 4 ) when 4 bits are output as an encoding condition. That is, the fourth
As shown in FIG. 7D, the output of the AD converter is converted to the quantization level and is 0 level (the output of the AD converter is "000".
From 0 ") to 16 levels (" 1111 "in the same). Here, the center level is 8 levels (" 1000 "at the output of the AD converter).

ここでA−D変換器4に入力される“1,0"のパルス列
からなる入力信号はデジタル変調された信号を復調した
信号のようにフィルタ等によりなまった波形となりサン
プリング点においてはセンタレベル(8レベル)に対し
て等距離離れた2点を中心に分散する信号とする。ここ
では第4図(d)に示す如く“0100"(レベル4に対
応)または“1100"(レベル12に対応)のいずれかを中
心に分散する信号とする。
Here, the input signal consisting of a pulse train of "1,0" input to the A / D converter 4 becomes a waveform dulled by a filter or the like like a signal obtained by demodulating a digitally modulated signal, and at the sampling point, the center level ( (8 levels) The signals are distributed around two points equidistant from each other. Here, as shown in FIG. 4 (d), the signal is dispersed centered on either "0100" (corresponding to level 4) or "1100" (corresponding to level 12).

次に信号にオフセットが生じていない状態での各部の
動作を説明する。今、第4図(a)のようなアナログ入
力信号A1の波形はA−D変換器4において、例えば“レ
ベル0"から“レベル15"(ただし、中心は“8")に量子
化し、各ステップに対応するディジタル信号を2進符号
に変換する。サンプリング点における量子化レベルが2
進符号の形でディジタル信号A2として入力信号の平均を
算出する積分器5に入力される。積分器5では、複数の
サンプリング点の2進符号した信号を積分演算した後
(この本来“0100"レベルと“1100"レベルが平均して入
力されれば、積分器出力は“1000"つまり中心となる)
減算器7において、基準レベル発生器からの出力C1
(“1000"=しきい値とする)と比較されてしきい値誤
差信号B3が出力される。すなわち第4図(C)は、この
差分であるしきい値誤差信号B3を模式的にアナログ表示
した図である。加算器8は、この検出されたしきい値誤
差信号B3ともとのディジタル信号A2とを入力してディジ
タル信号A2が有している誤差を補正して補正信号A3を出
力している。
Next, the operation of each unit in the state where no offset occurs in the signal will be described. Now, the waveform of the analog input signal A1 as shown in FIG. 4 (a) is quantized in the A / D converter 4 from, for example, "level 0" to "level 15" (however, the center is "8"), The digital signal corresponding to the step is converted into a binary code. The quantization level at the sampling point is 2
It is input as a digital signal A2 in the form of a binary code to an integrator 5 which calculates the average of the input signals. In the integrator 5, after the binary-coded signals at a plurality of sampling points are integrated (the original "0100" level and "1100" level are averaged and input, the integrator output is "1000", that is, the center. Becomes)
In the subtractor 7, the output C1 from the reference level generator
(“1000” = threshold value) and the threshold value error signal B3 is output. That is, FIG. 4 (C) is a schematic analog display of the threshold value error signal B3 which is the difference. The adder 8 inputs the detected threshold value error signal B3 and the original digital signal A2, corrects the error of the digital signal A2, and outputs a correction signal A3.

次に第3図に示した各回路の信号の流れと動作を説明
する。今、入力端子1から入力されるアナログ信号A1は
A−D変換器2によりディジタル信号A2に変換された後
に、2系統に分岐される。一方のディジタル信号は積分
器5に入力され、その出力信号B2は減算器7により基準
レベル発生器6からの信号C1と減算が行なわれ、A−D
変換器入力A1のしきい値誤差信号B3となる。また、D−
A変換器4からのもう一方のディジタル信号A2としきい
値誤差信号B3との2つの入力信号は加算器8により加算
されて、しきい値のずれが補正された信号A3となり出力
端子9より出力される。ここでA−D変換器4の入力ア
ナログ信号A1の振幅の時間に対する変化をf(t)とす
ると、ある時間間隔にわたっての積分の振幅(ある時間
間隔の平均レベル)が第4図(a)に示すように必ずし
もほぼ一定とならず、式で示すと(1)式の条件を満足
していない。
Next, the signal flow and operation of each circuit shown in FIG. 3 will be described. Now, the analog signal A1 input from the input terminal 1 is converted into a digital signal A2 by the AD converter 2, and then branched into two systems. One of the digital signals is input to the integrator 5, and its output signal B2 is subtracted from the signal C1 from the reference level generator 6 by the subtractor 7, and AD
It becomes the threshold error signal B3 of the converter input A1. D-
The two input signals of the other digital signal A2 from the A converter 4 and the threshold value error signal B3 are added by the adder 8 to become the signal A3 in which the deviation of the threshold value is corrected and output from the output terminal 9. To be done. Assuming that the change of the amplitude of the input analog signal A1 of the AD converter 4 with respect to time is f (t), the amplitude of integration (average level of a certain time interval) over a certain time interval is shown in FIG. 4 (a). As shown in (1), it does not always become almost constant, and when expressed by the equation, the condition of the equation (1) is not satisfied.

∫f(t)dt=一定 …(1) したがって、第4図(c)に示すように、積分器5の
出力レベルB2は、時間間隔により振幅の+−のバランス
のとれていない時間間隔の所において(1)式の条件を
満足せず、しきい値誤差信号Bが拡大する傾向を生じて
いた。
∫f (t) dt = constant (1) Therefore, as shown in FIG. 4 (c), the output level B2 of the integrator 5 is not balanced between the amplitudes + and − due to the time interval. However, the condition of the expression (1) is not satisfied, and the threshold error signal B tends to expand.

〔発明が解決しようとする課題〕[Problems to be solved by the invention]

上述した従来のしきい値制御回路は、前述のA−D変
換器の入力信号f(t)が常に(1)式に示す条件が満
たされていない場合に、そのしきい値制御回路の積分器
は誤った制御を行なってしまう欠点がある。例えばこの
従来例を利用したディジタル復調器のような軟判定識別
の例でも“0"又は“1"レベルの固定ビットが続くような
場合には、従来のしきい値制御回路が使用できないとい
う欠点あがる。
The above-described conventional threshold control circuit integrates the threshold control circuit when the input signal f (t) of the AD converter described above does not always satisfy the condition shown in the equation (1). Vessels have the disadvantage that they may perform incorrect control. For example, even in an example of soft decision discrimination such as a digital demodulator using this conventional example, the conventional threshold value control circuit cannot be used when a fixed bit of "0" or "1" level continues. Get nervous.

〔課題を解決するための手段〕[Means for solving the problem]

アナログディジタル変換器における“1,0"のパルス列
からなるアナログ入力信号の量子化ステップの基準とな
るしきい値をあらかじめ備えられた基準しきい値レベル
発生回路の基準しきい値信号と比較して誤差を補正する
しきい値制御回路において、 前記アナログ入力信号が所定の周期のサンプリング点
でディジタル変換された第1および第2のディジタル信
号の値が前記基準しきい値信号に対応するディジタル信
号の値をよぎる点を検出し前記第2のディジタル信号の
みをしきい値誤差補正用の信号として使用する制御手段
を有する。
Comparing the threshold value which is the reference of the quantization step of the analog input signal consisting of the "1,0" pulse train in the analog-digital converter with the reference threshold signal of the reference threshold level generating circuit which is provided in advance. In a threshold value control circuit for correcting an error, the values of the first and second digital signals obtained by digitally converting the analog input signal at sampling points of a predetermined cycle are converted into digital signal values corresponding to the reference threshold value signal. It has a control means for detecting a point that crosses a value and using only the second digital signal as a signal for threshold value error correction.

〔実施例〕〔Example〕

次に本発明について図面を参照して説明する。 Next, the present invention will be described with reference to the drawings.

第1図は本発明の一実施例のブロック図である。第1
図の実施例は従来の第2図の回路に零点検出器1と開閉
器2を追加している以外は従来例と同様の構成である。
第1図において、入力端子3から入力されるアナログ信
号A1はA−D変換器4によりディジタル信号A2に変更さ
れた後に3系統に分岐される。第1の系統のディジタル
信号A2−1は、基準レベル発生器6からのディジタル信
号C1とともに零点検出器1に入力されて後述する零点を
検出し、開閉器2の制御信号D1を出力する。第2の系統
のディジタル信号A2−2は開閉器2に入力され、制御信
号D1により、例えばゲートを閉じて必要な情報のみが選
択通過して積分器5に入力される。積分器出力のディジ
タル信号B2は減算器7により基準レベルのディジタル信
号C1と減算が行なわれ、しきい値誤差信号B3となる。ま
た、第3の系統のディジタル信号A2はしきい値誤差信号
B3の加算器8により加算が行なわれ、しきい値のずれが
補正された信号A3となり出力端子9より出力される。
FIG. 1 is a block diagram of one embodiment of the present invention. First
The embodiment shown in the figure has the same configuration as the conventional example except that a zero-point detector 1 and a switch 2 are added to the conventional circuit shown in FIG.
In FIG. 1, an analog signal A1 input from an input terminal 3 is converted into a digital signal A2 by an AD converter 4 and then branched into three systems. The digital signal A2-1 of the first system is input to the zero point detector 1 together with the digital signal C1 from the reference level generator 6, detects a zero point described later, and outputs the control signal D1 of the switch 2. The digital signal A2-2 of the second system is input to the switch 2, and the control signal D1 causes, for example, the gate to be closed and only necessary information be selectively passed and input to the integrator 5. The digital signal B2 output from the integrator is subtracted from the digital signal C1 of the reference level by the subtractor 7, and becomes the threshold error signal B3. The digital signal A2 of the third system is the threshold error signal.
Addition is performed by the adder 8 of B3, and a signal A3 in which the deviation of the threshold value is corrected is output from the output terminal 9.

次に本実施例の動作を、さらに第2図(a),
(b),(c)の説明図および第4図の対比して説明す
る。第2図(a),(b)に示すアナログ入力信号Aと
サンプリング点に付いては第4図(a),(b)と同様
である。本実施例の零点検出器1は、第2図(c)に示
すようにアナログ入力信号A1の波形がしきい値レベルを
よぎる点を検出している。具体的には零点検出器1に入
力するディジタル信号A2−1である2値符号と基準レベ
ル発生器6のディジタル信号C1の2値符号、すなわち基
準のしきい値2値符号とを入力して、ディジタル信号A2
−1がディジタル信号C1をよぎる点を検出する。今、4
ビット構成の2値符号を例にとると、基準のしきい値2
値符号(C1に対応)が“1000"(レベル8に対応)とす
ると、入力する2値符号(A2−1に対応)が“0111"
(7に対応)の次に“1001"(9に対応)が入力された
とすると、入力信号がしきい値レベルをよぎったと判定
して制御信号D1を検出する。開閉器2は制御信号D1によ
り、その直後のサンプリング点、すなわち第2図(c)
に示すサンプリングNo2,3,6,8,13,14の信号だけを積分
器5に入力する。したがって、第4図に示す−レベル等
が連続するようなサンプリング点は入力されず、第2図
(d)に示すように、真値のしきい値誤差信号B3を生成
して正しい制御が行なわれる。
Next, the operation of this embodiment will be further described with reference to FIG.
Description will be given by comparing the explanatory views of (b) and (c) with FIG. The analog input signal A and sampling points shown in FIGS. 2 (a) and 2 (b) are the same as those in FIGS. 4 (a) and 4 (b). The zero-point detector 1 of this embodiment detects the point where the waveform of the analog input signal A1 crosses the threshold level, as shown in FIG. 2 (c). Specifically, the binary code that is the digital signal A2-1 input to the zero detector 1 and the binary code of the digital signal C1 of the reference level generator 6, that is, the reference threshold binary code are input. , Digital signal A2
The point where -1 crosses the digital signal C1 is detected. Now 4
Taking a binary code having a bit structure as an example, a reference threshold value 2
If the value code (corresponding to C1) is "1000" (corresponding to level 8), the input binary code (corresponding to A2-1) is "0111".
If "1001" (corresponding to 9) is input next to (corresponding to 7), it is determined that the input signal has crossed the threshold level, and the control signal D1 is detected. The switch 2 is controlled by the control signal D1 to immediately follow the sampling point, that is, FIG. 2 (c).
Only the signals of sampling Nos. 2, 3, 6, 8, 13, and 14 shown in are input to the integrator 5. Therefore, a sampling point where the levels are continuous as shown in FIG. 4 is not input, and as shown in FIG. 2 (d), a true threshold error signal B3 is generated to perform correct control. Be done.

〔発明の効果〕〔The invention's effect〕

以上説明したように本発明は、従来のしきい値制御回
路に零点検出器とこの零点検出器により制御される開閉
器とを設ける事により、しきい値誤差を正しく補正する
ことができる効果がある。したがって前述の例えばディ
ジタル復調器の軟判定識別等にも使用できるという効果
がある。
As described above, the present invention provides the conventional threshold control circuit with the zero-point detector and the switch controlled by the zero-point detector, whereby the threshold error can be corrected correctly. is there. Therefore, there is an effect that it can be used for the soft decision discrimination of the digital demodulator described above.

【図面の簡単な説明】[Brief description of the drawings]

第1図は本発明の一実施例のブロック図、第2図(a)
〜(d)は本実施例の説明図、第3図は従来のしきい値
制御回路のブロック図、第4図は従来例の説明図であ
る。 1……零点検出器、2……開閉器、3……入力端子、4
……A−D変換器、5……積分器、6……基準レベル発
生器、7……減算器、8……加算器、9……出力端子。
FIG. 1 is a block diagram of one embodiment of the present invention, and FIG.
(D) is an explanatory view of this embodiment, FIG. 3 is a block diagram of a conventional threshold control circuit, and FIG. 4 is an explanatory view of a conventional example. 1 ... Zero detector, 2 ... Switch, 3 ... Input terminal, 4
... AD converter, 5 ... integrator, 6 ... reference level generator, 7 ... subtractor, 8 ... adder, 9 ... output terminal.

Claims (2)

(57)【特許請求の範囲】(57) [Claims] 【請求項1】アナログディジタル変換器における“1,0"
のパルス列からなるアナログ入力信号の量子化ステップ
の基準となるしきい値をあらかじめ備えられた基準しき
い値レベル発生回路の基準しきい値信号と比較して誤差
を補正するしきい値制御回路において、前記アナログ入
力信号が所定の周期のサンプリング点でディジタル変換
された第1および第2のディジタル信号の値が前記基準
しきい値信号に対応するディジタル信号の値をよぎる点
を検出し前記第2のディジタル信号のみをしきい値誤差
補正用の信号として使用する制御手段を有することを特
徴とするしきい値制御回路。
1. A "1,0" in an analog-digital converter.
In a threshold control circuit for correcting an error by comparing a threshold value serving as a reference of a quantization step of an analog input signal consisting of Detecting the point where the values of the first and second digital signals obtained by digitally converting the analog input signal at sampling points of a predetermined cycle cross the value of the digital signal corresponding to the reference threshold signal, 2. A threshold control circuit having control means for using only the digital signal of as a signal for threshold error correction.
【請求項2】前記制御手段が前記A−D変換器出力のデ
ィジタル信号における第1の分岐信号を入力し前記基準
しきい値レベル発生回路の基準しきい値信号と比較し制
御信号を出力する零点検出器と、前記A−D変換器出力
のディジタル信号における第2の分岐信号を入力し前記
制御信号が入力された時点のみ第2の分岐信号を通過さ
せる開閉器とを有することを特徴とする請求項1記載の
しきい値制御回路。
2. The control means inputs the first branch signal in the digital signal output from the AD converter, compares it with the reference threshold signal of the reference threshold level generating circuit, and outputs a control signal. A zero point detector; and a switch that inputs the second branch signal in the digital signal output from the AD converter and passes the second branch signal only when the control signal is input. The threshold control circuit according to claim 1.
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