JP2688521B2 - Self-protected thyristor - Google Patents

Self-protected thyristor

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JP2688521B2
JP2688521B2 JP1096526A JP9652689A JP2688521B2 JP 2688521 B2 JP2688521 B2 JP 2688521B2 JP 1096526 A JP1096526 A JP 1096526A JP 9652689 A JP9652689 A JP 9652689A JP 2688521 B2 JP2688521 B2 JP 2688521B2
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【発明の詳細な説明】 [産業上の利用分野] 本発明は、電力用サイリスタに係り、特に、素子のタ
ーンオフ期間中に順電圧が印加された場合にも、素子を
破壊することなく、安全にターンオンすることのでき
る、いわゆる、順回復保護機能を備えた素子構造を有す
る自己保護型サイリスタに関する。
BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a power thyristor, and more particularly to a safety device that does not destroy an element even when a forward voltage is applied during a turn-off period of the element. The present invention relates to a self-protection type thyristor having a device structure capable of being turned on, that is, having a so-called forward recovery protection function.

[従来の技術] 自己保護型サイリスタに関する従来技術として、例え
ば、特開昭53−80981号公報等に記載された技術が知ら
れている。以下、この種従来技術を図面により説明す
る。
[Prior Art] As a conventional technology relating to a self-protection type thyristor, for example, the technology described in JP-A-53-80981 is known. Hereinafter, this kind of prior art will be described with reference to the drawings.

第2図はこの種従来技術による自己保護型サイリスタ
の構造を示す断面図、第3図はその動作を説明する図で
ある。第2図において、1は半導体基体、2はアノード
電極、3はカソード電極、5はpエミツタ層、6はnベ
ース層、7はpベース層、8はnエミツタ層である。
FIG. 2 is a cross-sectional view showing the structure of a self-protection type thyristor according to this type of prior art, and FIG. 3 is a view for explaining its operation. In FIG. 2, 1 is a semiconductor substrate, 2 is an anode electrode, 3 is a cathode electrode, 5 is a p-emitter layer, 6 is an n-base layer, 7 is a p-base layer, and 8 is an n-emitter layer.

この従来技術によるサイリスタは、ゲート領域近傍の
半導体層を一部除去して薄くしておき、その後、pベー
ス層7を形成することにより、局部的に薄いnベース層
6を形成したものである。この局部的に薄いnベース層
6は、そのブレークオーバ電圧が他の領域のブレークオ
ーバ電圧より低いため、この従来技術によるサイリスタ
は、順方向の過電圧が印加された場合、まずこの領域か
ら点弧する。
In this conventional thyristor, the semiconductor layer in the vicinity of the gate region is partially removed and thinned, and then the p base layer 7 is formed to locally form the thin n base layer 6. . Since this locally thin n-base layer 6 has a lower breakover voltage than the breakover voltage of the other regions, this prior art thyristor first ignites from this region when a forward overvoltage is applied. To do.

このように、前述の従来技術は、過電圧が印加された
場合、必ず、ゲート領域近傍でターンオンが開始され、
それにつれて全領域にターンオン領域が拡がることにな
るので、素子を安全に保護することができる。
As described above, in the above-described conventional technique, when the overvoltage is applied, the turn-on is always started in the vicinity of the gate region,
Accordingly, the turn-on area is spread over the entire area, so that the device can be protected safely.

しかし、この保護機能は、過電圧が準静的に印加され
た場合にのみ働き、次に説明するような過渡的な状態に
おいては働かない。
However, this protection function works only when the overvoltage is applied quasi-statically, and does not work in the transient state described below.

すなわち、第3図において、第2図に示すサイリスタ
は、順方向電圧が印加されている期間τ1で導通状態に
あり、逆方向電圧が印加されている期間τ2で導通状態
を維持することができず、阻止状態に移行する。期間τ
2の経過後、再び順方向電圧が印加されると、サイリス
タは、期間τ2の大小によつて、阻止状態を維持する
か、あるいは再点弧する。この再点弧現象は、素子のゲ
ート領域から開始されるとは限らず、どの領域から始ま
るかは全く不定である。この再点弧する現象を、通常、
ターンオフ失敗と呼んでいる。
That is, in FIG. 3, the thyristor shown in FIG. 2 is in a conducting state during a period τ 1 in which a forward voltage is applied, and maintains a conducting state in a period τ 2 when a reverse voltage is applied. Cannot be performed, and shifts to the blocking state. Period τ
When the forward voltage is applied again after the elapse of 2 , the thyristor maintains the blocking state or re-ignites depending on the magnitude of the period τ 2 . This restriking phenomenon does not always start from the gate region of the device, and it is completely uncertain from which region it starts. This re-ignition phenomenon is usually
It is called turn-off failure.

このターンオフ失敗の現象は、期間τ2の間に素子内
部に残存している蓄積キヤリアにより引き起こされるも
のであり、期間τ2が長くなると共に蓄積キヤリアが次
第に消滅してゆくため、発生しなくなる。ターンオフ失
敗を起こさないために必要な期間τ2の最小値は、ター
ンオフ時間と呼ばれている。
This phenomenon of turn-off failure, which is caused by accumulated carrier remaining in the internal element during the period tau 2, because the accumulated carrier Yuku gradually disappear with time tau 2 is long, does not occur. The minimum value of the period τ 2 required to prevent the turn-off failure is called the turn-off time.

そして、素子がターンオフに失敗した場合、素子の再
点呼する領域に電流が集中することになり、素子が破壊
されてしまう。このような素子の破壊を防止するための
従来技術として、サイリスタに保護回路を設ける方法が
知られている。
When the device fails to turn off, current concentrates on the region of the device that is re-calling, and the device is destroyed. As a conventional technique for preventing such element destruction, a method of providing a protection circuit in a thyristor is known.

第4図は光点弧サイリスタの保護回路の一例を示す図
である。
FIG. 4 is a diagram showing an example of a protection circuit for a light ignition thyristor.

この保護回路は、素子のターンオフ期間中に順方向電
圧が印加されたことを検出する、素子に並列に接続され
ている発光ダイオードLEDと、光−電気変換回路と、電
気−光変換回路と、ライトガイドとにより構成されてい
る。
This protection circuit detects a forward voltage applied during the turn-off period of the device, a light emitting diode LED connected in parallel to the device, an opto-electric conversion circuit, an electro-photo conversion circuit, It is composed of a light guide.

第4図において、いま、サイリスタがターンオフ期間
中で、この期間にサイリスタに順方向電圧が印加された
とする。この場合、発光ダイオードLEDは、この順方向
電圧を検知して発光する。この光信号は、ライトガイド
に導かれ、光−電気変換回路で電気信号に変換されて充
分に増幅された後、電気−光変換回路により再び光信号
に変換され、光サイリスタのトリガ信号として利用され
る。すなわち、この保護回路は、光サイリスタのターン
オフ期間中に順方向電圧が印加されると、光サイリスタ
を強制的に点弧することにより、光サイリスタを保護す
るものである。
In FIG. 4, it is assumed that the thyristor is in the turn-off period and a forward voltage is applied to the thyristor during this period. In this case, the light emitting diode LED detects this forward voltage and emits light. This optical signal is guided to the light guide, converted into an electrical signal by the optical-electrical conversion circuit and sufficiently amplified, and then converted again into an optical signal by the electrical-optical conversion circuit, and used as a trigger signal for the optical thyristor. To be done. That is, this protection circuit protects the optical thyristor by forcibly firing the optical thyristor when a forward voltage is applied during the turn-off period of the optical thyristor.

このような保護回路は、順方向電圧が印加されてか
ら、該順方向電圧を検出して素子をターンオンさせる光
信号を発生するまでに時間遅れを生じ、素子を保護する
ことができない場合があり、また、部品点数が増加し、
信頼性にかける。
Such a protection circuit may not be able to protect the element due to a time delay between the application of the forward voltage and the generation of the optical signal for detecting the forward voltage and turning on the element. , The number of parts has increased,
Reliable.

このため、素子自体に保護機能を持たせることが強く
要望されており、特に、従来の電気ゲートサイリスタに
比較して、ゲート回路を飛躍的に簡単にできる光ゲート
サイリスタにおいて、この要求が強い。
Therefore, there is a strong demand for the element itself to have a protective function, and this requirement is particularly strong in an optical gate thyristor capable of dramatically simplifying a gate circuit as compared with a conventional electric gate thyristor.

第5図(a)、(b)は自己保護機能を持たない従来
技術による電力用の光点弧サイリスタの構造を示す上面
図及び断面図である。第5図(a)、(b)において、
4は補助カソード電極、9は補助nエミツタ層、12はラ
イトガイドであり、他の符号は第2図の場合と同一であ
る。
5 (a) and 5 (b) are a top view and a cross-sectional view showing a structure of a conventional light ignition thyristor for electric power having no self-protection function. In FIGS. 5 (a) and 5 (b),
Reference numeral 4 is an auxiliary cathode electrode, 9 is an auxiliary n emitter layer, 12 is a light guide, and other symbols are the same as those in FIG.

この光サイリスタは、隣接相互で導電型の異なる第1
導電型エミツタ層(pエミツタ層)5、第2導電型ベー
ス層(nベース層)6、第1導電型ベース層(pベース
層)7及び第2導電型エミツタ層(nエミツタ層)8の
4つの層が3個の接合J1、J2、J3を形成して、2つの主
電極、すなわち、アノード電極2とカソード電極3との
間の半導体基体1内に積層されて構成されている。そし
て、素子の中央部には、ライトガイド12からの光信号を
受ける受光部が備えられ、該受光講部には、補助nエミ
ツタ層9及び補助カソード電極4が備えられ、前述のp
ベース層7、nベース層6、pエミツタ層5とともに補
助サイリスタを形成している。この補助サイリスタを囲
んで、カソード電極3、nエミツタ層8、pベース層
7、nベース層6、pエミツタ層5及びアノード電極2
による主サイリスタが構成されている。また、主サイリ
スタが構成される領域は、nエミツタ層8を部分的に貫
通して、pベース層7とカソード電極3とによつて接合
J3を短絡する、所謂、シヨーテツドエミツタ構造を備え
ている。
This optical thyristor has a first conductivity type that is different from each other.
Of the conductivity type emitter layer (p emitter layer) 5, the second conductivity type base layer (n base layer) 6, the first conductivity type base layer (p base layer) 7, and the second conductivity type emitter layer (n emitter layer) 8. The four layers form three junctions J 1 , J 2 , J 3 and are laminated in the semiconductor body 1 between the two main electrodes, namely the anode electrode 2 and the cathode electrode 3. There is. A light receiving portion for receiving an optical signal from the light guide 12 is provided in the central portion of the element, and the light receiving portion is provided with the auxiliary n emitter layer 9 and the auxiliary cathode electrode 4, and
An auxiliary thyristor is formed together with the base layer 7, the n base layer 6 and the p emitter layer 5. Around the auxiliary thyristor, the cathode electrode 3, the n emitter layer 8, the p base layer 7, the n base layer 6, the p emitter layer 5 and the anode electrode 2 are surrounded.
Is composed of the main thyristor. In addition, the region where the main thyristor is formed partially penetrates the n emitter layer 8 and is joined by the p base layer 7 and the cathode electrode 3.
It has a so-called shorted emitter structure that short-circuits J 3 .

このような構造を有する光点弧サイリスタは、ターン
オンする場合、まず、受光部に照射された光トリガ信号
により、補助サイリスタ部が最初にターンオンし、次
に、この補助サイリスタ部の負荷電流が、主サイリスタ
部のゲート電流として作用し、素子全面が導通状態に移
行するように動作する。このような、補助サイリスタ部
の電流により主サイリスタ部をターンオンさせる構造の
サイリスタは、一般に増幅型サイリスタと呼ばれてい
る。このような従来技術による電力用の光サイリスタ
は、第3図で説明したような素子のターンオフタイムよ
り短い時刻、すなわち、素子のターンオフ過程で素子に
順方向電圧が印加された場合、ターンオフに失敗し再点
弧する。この場合、再点弧する素子内領域の場所は不定
で、例えば、第5図にA、B、Cとして示す位置であ
り、いずれも、主サイリスタの内部にある。そして、再
点弧時の初期導通領域は、非常に狭いため、前述の光点
弧サイリスタは、電流の集中のため熱破壊されてしま
う。
When the light ignition thyristor having such a structure is turned on, first, the auxiliary thyristor unit is first turned on by the optical trigger signal applied to the light receiving unit, and then the load current of the auxiliary thyristor unit is It acts as a gate current of the main thyristor, and operates so that the entire surface of the element shifts to the conductive state. Such a thyristor having a structure in which the main thyristor portion is turned on by the current of the auxiliary thyristor portion is generally called an amplification type thyristor. Such a power thyristor according to the related art fails to turn off when a forward voltage is applied to the device at a time shorter than the device turn-off time as described with reference to FIG. 3, that is, when the device is turned off. And fire again. In this case, the location of the element inner region for re-ignition is indefinite, for example, the positions shown as A, B, and C in FIG. 5, and all are inside the main thyristor. Since the initial conduction region during re-ignition is very narrow, the above-described light-ignition thyristor is thermally destroyed due to the concentration of current.

[発明が解決しようとする課題] 前述した保護回路を有する従来技術は、保護の信頼性
に欠けるという問題点を有しており、また、素子自体で
保護機能を備えている素子は、存在せず、従来技術によ
るサイリスタは、サイリスタの順回復過程において、素
子に順方向電圧が印加された場合に、破壊されてしまう
という問題点を有している。
[Problems to be Solved by the Invention] The conventional technology having the above-mentioned protection circuit has a problem that the reliability of protection is lacking, and an element having a protection function in the element itself must be present. However, the thyristor according to the related art has a problem that it is destroyed when a forward voltage is applied to the element in the forward recovery process of the thyristor.

本発明の目的は、前記従来技術の問題点を解決し、サ
イリスタの順回復過程において、素子に順方向電圧が印
加された場合にも、素子自体が安全にターンオンするこ
とにより、素子の破壊を防止することができる素子構造
を有し、保護回路を必要としない自己保護型サイリスタ
を提供することにある。
The object of the present invention is to solve the above-mentioned problems of the prior art, and in the forward recovery process of the thyristor, even when a forward voltage is applied to the element, the element itself is safely turned on to prevent the element from being destroyed. An object of the present invention is to provide a self-protection type thyristor which has an element structure capable of preventing and does not require a protection circuit.

[課題を解決するための手段] 本発明によれば前記目的は、半導体基体の一対の主表
面間に、第1導電型エミツタ層、第2導電型ベース層、
第1導電型ベース層及び第2導電型エミツタ層から成る
主サイリスタ部と、該主サイリスタ部の第1導電型エミ
ツタ層、第2導電型ベース層、第1導電型ベース層及び
少なくとも1つの第2導電型の補助エミツタ層から成る
補助サイリスタとを備えて構成されたサイリスタにおい
て、前記補助サイリスタ部の第1導電型エミツタ層内に
第2導電型の不純物層を、前記第1導電型エミツタ層の
主表面に接し、かつ、この主表面に接するアノード電極
に接するように部分的に備えることにより達成される。
[Means for Solving the Problems] According to the present invention, the object is to provide a first conductivity type emitter layer, a second conductivity type base layer, between a pair of main surfaces of a semiconductor substrate.
A main thyristor portion including a first conductivity type base layer and a second conductivity type emitter layer, a first conductivity type emitter layer of the main thyristor portion, a second conductivity type base layer, a first conductivity type base layer, and at least one first In a thyristor including an auxiliary thyristor composed of a two-conductivity-type auxiliary emitter layer, a second-conductivity-type impurity layer is provided in the first-conductivity-type emitter layer of the auxiliary thyristor portion, and the first-conductivity-type emitter layer. This is achieved by partially providing the anode electrode in contact with the main surface of and also in contact with the anode electrode in contact with the main surface.

[作用] 補助サイリスタ領域の第1導電型のpエミツタ層内に
設けられたn型不純物領域は、素子が導通状態から逆電
圧の印加によりターンオフする過渡状態において、nベ
ース層にキヤリアを注入する機能を有する。このため、
補助サイリスタ領域のベース層内の過剰キヤリア濃度
は、主サイリスタ領域の過剰キヤリア濃度よりも高くな
り、素子のターンオフ過程で順方向電圧が印加された場
合、必ず補助サイリスタ領域が最初に再点弧し、素子
は、安全にターンオンすることができる。
[Function] The n-type impurity region provided in the p-type emitter layer of the first conductivity type in the auxiliary thyristor region injects a carrier into the n-base layer in a transient state in which the element is turned off from the conductive state by application of a reverse voltage. Have a function. For this reason,
The excess carrier concentration in the base layer of the auxiliary thyristor region becomes higher than the excess carrier concentration of the main thyristor region, and when a forward voltage is applied during the turn-off process of the device, the auxiliary thyristor region always re-ignites first. , The device can be safely turned on.

[実施例] 以下、本発明による自己保護型サイリスタの実施例を
図面により詳細に説明する。
Embodiments Embodiments of the self-protection type thyristor according to the present invention will be described in detail below with reference to the drawings.

第1図(a)、(b)は本発明の第1の実施例の構成
を示す断面図及び平面図、第6図(a)〜(g)はその
製造方法を説明する図である。第1図、第6図におい
て、10はn型不純物層であり、他の符号は第5図の場合
と同一である。
1 (a) and 1 (b) are a sectional view and a plan view showing the configuration of the first embodiment of the present invention, and FIGS. 6 (a) to 6 (g) are views for explaining the manufacturing method thereof. In FIGS. 1 and 6, 10 is an n-type impurity layer, and other reference numerals are the same as those in FIG.

第1図に示す本発明の一実施例は、第5図により説明
した従来技術の場合と同様に、素子の中心部に補助エミ
ツタ層9による受光部を備え、該受光部が補助サイリス
タを形成し、この補助サイリスタのリング状の補助カソ
ード電極4を囲んで、主サイリスタ領域のnエミツタ層
8及びカソード電極3が備えられて構成される増幅型の
サイリスタにおいて、補助サイリスタ領域のpエミツタ
層5内部に、該エミツタ層5とは反対導電型の領域、す
なわち、n型不純物層で、pエミツタ層5よりも高不純
物濃度のn型不純物層10を設けて構成したものである。
In the embodiment of the present invention shown in FIG. 1, as in the case of the prior art described with reference to FIG. 5, a light receiving portion by an auxiliary emitter layer 9 is provided in the central portion of the element, and the light receiving portion forms an auxiliary thyristor. Then, in the amplification type thyristor including the n-emitter layer 8 in the main thyristor region and the cathode electrode 3 surrounding the ring-shaped auxiliary cathode electrode 4 of the auxiliary thyristor, the p-emitter layer 5 in the auxiliary thyristor region is included. A region having a conductivity type opposite to that of the emitter layer 5, that is, an n-type impurity layer having an impurity concentration higher than that of the p-emitter layer 5 is provided inside.

次にその製造方法を第6図により説明する。 Next, the manufacturing method will be described with reference to FIG.

(1)まず、厚さ1200μm、抵抗率300Ωcmのn型基板
ウエハを用意し、このウエハの両面からp型の不純物で
あるAsを全面に拡散して、p型不純物層を形成する。こ
のp型不純物層の表面不純物濃度は、およそ8×1015
cm3、拡散深さは、約150μmである〔第6図(a)〕。
(1) First, an n-type substrate wafer having a thickness of 1200 μm and a resistivity of 300 Ωcm is prepared, and As, which is a p-type impurity, is diffused from both sides of the wafer to form a p-type impurity layer. The surface impurity concentration of this p-type impurity layer is approximately 8 × 10 15 /
The cm 3 and the diffusion depth are about 150 μm [Fig. 6 (a)].

(2)次に、カソード側のp型不純物層を約50μm除去
し、そのp型不純物層のシート抵抗を500Ω/口に調整
する〔第6図(b)〕。
(2) Next, the p-type impurity layer on the cathode side is removed by about 50 μm, and the sheet resistance of the p-type impurity layer is adjusted to 500 Ω / port [FIG. 6 (b)].

(3)続いて、アノード側となるp型不純物層内にn型
不純物層を形成する。このn型不純物層は不純物として
P(リン)を用い、公知の技術である参加膜をマスキン
グとする選択拡散法により形成される。この場合、n型
不純物層の表面不純物濃度は、1018〜1019/cm3で、深
さは、10〜20μm程度が適切である〔第6図(c)〕。
(3) Subsequently, an n-type impurity layer is formed in the p-type impurity layer on the anode side. This n-type impurity layer uses P (phosphorus) as an impurity, and is formed by a known technique such as a selective diffusion method using a participating film as masking. In this case, it is appropriate that the surface impurity concentration of the n-type impurity layer is 10 18 to 10 19 / cm 3 and the depth is about 10 to 20 μm [FIG. 6 (c)].

(4)次に、カソード側となるp型不純物層の表面全面
に、P(リン)を拡散してnエミツタ層を形成する。こ
の場合の表面不純物濃度は、1〜3×1020/cm3、拡散
深さは、約10μmである〔第6図(d)〕。
(4) Next, P (phosphorus) is diffused over the entire surface of the p-type impurity layer on the cathode side to form an n emitter layer. In this case, the surface impurity concentration is 1 to 3 × 10 20 / cm 3 , and the diffusion depth is about 10 μm [FIG. 6 (d)].

(5)次に、nエミツタ層をエツチダウン法により、選
択的に除去して短絡孔を形成し、カソードパターンを形
成する。このとき、補助サイリスタ領域となるnエミツ
タ層の直径はおよそ3mmとする。主サイリスタ領域は、
所謂nエミツタ短絡構造となつており、前述の短絡孔の
直径は0.2mm、短絡孔の間隔は1mmである。〔第6図
(e)〕。
(5) Next, the n emitter layer is selectively removed by an etch-down method to form a short-circuit hole to form a cathode pattern. At this time, the diameter of the n emitter layer serving as the auxiliary thyristor region is about 3 mm. The main thyristor area is
This is a so-called n-emitter short-circuit structure, in which the diameter of the short-circuit holes is 0.2 mm and the distance between the short-circuit holes is 1 mm. [FIG. 6 (e)].

(6)このようにして、接合形成を終了したシリコンウ
エハは、そのアノード及びカソード面に、電極となる金
属膜、例えば、Alを蒸着した後、所定の形状に公知のホ
トリソグラフイ技術により加工されて、素子として完成
される〔第6図(e)、(f)〕。
(6) In this way, the silicon wafer on which the bonding is completed is vapor-deposited with a metal film to be an electrode, for example, Al on the anode and cathode surfaces thereof, and then processed into a predetermined shape by a known photolithography technique. Then, the device is completed [FIG. 6 (e), (f)].

前述のようにして完成された本発明の第1の実施例に
よる素子構造で特徴的な点は、素子に順電流が流れてい
る状態から逆電圧が印加されたとき、n型不純物層10、
pエミツタ層5、nベース層6、pベース層7からなる
寄生サイリスタが動作して、所謂ラツチアツプを生じる
ことなく、n型不純物層10から電子注入が行われること
である。このためには、このn型不純物層10、pエミツ
タ層5、nベース層6により形成されるnpnトランジス
タの電流増幅率αnpn1と、pベース層7、nベース層
6、pエミツタ層5により形成されるpnpトランジスタ
の電流増幅率αpnp2とが、αnpn1+αpnp2《1の関係を
満足する必要がある。また、n型不純物層10、pエミツ
タ層5、nベース層6により形成されるnpnトランジス
タの電流増幅率αnpn1と、nエミツタ層8、pベース層
7、nベース層6により形成されるnpnトランジスタの
電流増幅率αnpn3とを比較した場合、αnpn1<αnpn3
なければならない。
The characteristic feature of the device structure according to the first embodiment of the present invention completed as described above is that when a reverse voltage is applied from the state where a forward current is flowing through the device,
It means that the parasitic thyristor composed of the p-emitter layer 5, the n-base layer 6 and the p-base layer 7 operates to inject electrons from the n-type impurity layer 10 without causing so-called latch-up. To this end, the current amplification factor α npn1 of the npn transistor formed by the n-type impurity layer 10, the p-emitter layer 5, and the n-base layer 6 and the p-base layer 7, the n-base layer 6, and the p-emitter layer 5 are used. The current amplification factor α pnp2 of the formed pnp transistor needs to satisfy the relation of α npn1 + α pnp2 << 1. In addition, the current amplification factor α npn1 of the npn transistor formed by the n-type impurity layer 10, the p emitter layer 5, and the n base layer 6 and the npn formed by the n emitter layer 8, the p base layer 7, and the n base layer 6 When compared with the current amplification factor α npn3 of the transistor, α npn1npn3 must be satisfied .

前述の条件を満たすため、本発明の実施例は、nエミ
ツタ層8に比較して、n型不純物層10の表面不純物濃度
を低くし、また、pベース層7に比較して、n型不純物
層10に接するpエミツタ層5の厚さを厚くする必要があ
る。第6図により説明した例では、nエミツタ層8の表
面不純物濃度が1020/cm3のオーダであるのに対して、
n型不純物層10の表面不純物濃度は、1018/cm3のオー
ダで、2桁小さく、また、pベース層7の厚さが90μm
であるのに対して、n型不純物層10とnベース層6とに
より挾まれたpエミツタ層5の厚さは、110μmであ
り、20μm程度厚くなつている。
In order to satisfy the above-mentioned conditions, the embodiment of the present invention reduces the surface impurity concentration of the n-type impurity layer 10 as compared with the n-emitter layer 8 and the n-type impurity as compared with the p-base layer 7. It is necessary to increase the thickness of the p-emitter layer 5 in contact with the layer 10. In the example described with reference to FIG. 6, the surface impurity concentration of the n emitter layer 8 is on the order of 10 20 / cm 3 , whereas
The surface impurity concentration of the n-type impurity layer 10 is on the order of 10 18 / cm 3 and is two orders of magnitude lower, and the thickness of the p base layer 7 is 90 μm.
On the other hand, the thickness of the p emitter layer 5 sandwiched by the n-type impurity layer 10 and the n base layer 6 is 110 μm, which is about 20 μm thicker.

第7図(a)〜(d)は前述のように構成されている
本発明による電力用光サイリスタの実施例における、ゲ
ート領域近傍での定常オン状態時と逆電圧印加時の電流
分布とキヤリア分布とを説明する図である。
7 (a) to 7 (d) are current distributions and carriers in the steady ON state near the gate region and when a reverse voltage is applied in the embodiment of the power optical thyristor according to the present invention configured as described above. It is a figure explaining distribution.

以下、この図を参照して本発明によるサイリスタの動
作を説明する。
The operation of the thyristor according to the present invention will be described below with reference to this figure.

同図(a)は定常オン状態でのゲート領域近傍の素子
内部の電流分布を示している。この図において、電流の
流れを示す電流線間には、それぞれ全体の10%の電流が
流れている。この図から、主サイリスタ領域に大きな電
流が流れ、補助サイリスタ領域にも10〜20%の電流が流
れていることが理解できる。
FIG. 6A shows the current distribution inside the element in the vicinity of the gate region in the steady ON state. In this figure, 10% of the total current flows between the current lines indicating the current flow. From this figure, it can be understood that a large current flows in the main thyristor region and a current of 10 to 20% also flows in the auxiliary thyristor region.

同図(b)は定常オン状態でのゲート領域近傍の素子
内部のキヤリア(ホール)濃度分布を示している。この
図から、前述した同図(a)の電流分布に応じて、補助
サイリスタ領域のnベース中には主サイリスタのnベー
ス中のキヤリアの20%程度が存在していることが理解で
きる。
FIG. 6B shows the carrier (hole) concentration distribution inside the element near the gate region in the steady ON state. From this figure, it can be understood that about 20% of the carriers in the n-base of the main thyristor exist in the n-base of the auxiliary thyristor region according to the current distribution of FIG.

次に、素子に逆方向電圧が印加されると、J1接合(p
エミツタ接合)は逆バイアスされ、nベース層6内の過
剰キヤリアは、pエミツタ層5を介してアノード電極3
に掃き出される。このとき、補助サイリスタ領域におけ
るpエミツタ層5内に形成されたn型不純物層10では、
過剰キヤリアの正孔は、該n型不純物層10内を横方向に
走り、アノード電極3に流れ込むが、該n型不純物層10
の横方向抵抗Rsにより電圧降下を生じる。この電圧降下
がn型不純物層10とpエミツタ層5との間の接合による
ビルトイン電圧を超えると、n型不純物層10からpエミ
ツタ層5への電子の注入が生起する。
Next, when a reverse voltage is applied to the device, the J 1 junction (p
The emitter junction) is reverse biased, and excess carriers in the n-base layer 6 pass through the p-emitter layer 5 to the anode electrode 3
Is swept up to. At this time, in the n-type impurity layer 10 formed in the p emitter layer 5 in the auxiliary thyristor region,
The holes of the excess carrier run laterally in the n-type impurity layer 10 and flow into the anode electrode 3.
The lateral resistance R s of causes a voltage drop. When this voltage drop exceeds the built-in voltage due to the junction between the n-type impurity layer 10 and the p emission layer 5, injection of electrons from the n-type impurity layer 10 into the p emission layer 5 occurs.

同図(c)はこの場合の、すなわち、逆電圧印加時の
電流分布を示している。n型不純物層10から注入された
電子電流は、nベース層6内でやや拡がるが、殆どの電
流は、補助サイリスタ領域を流れ、pベース層7に入る
と、主サイリスタのカソード電極3に向かって急激にそ
の方向を変え、カソード電極3に流れ込む。
FIG. 11C shows the current distribution in this case, that is, when the reverse voltage is applied. The electron current injected from the n-type impurity layer 10 spreads slightly in the n-base layer 6, but most of the current flows in the auxiliary thyristor region and enters the p-base layer 7 toward the cathode electrode 3 of the main thyristor. And suddenly change its direction and flow into the cathode electrode 3.

同図(d)はこの場合のキヤリア(電子)濃度分布を
示している。この図より、同図(c)で説明した電流分
布に対応して補助サイリスタ領域でのキヤリア濃度が他
の領域のキヤリア濃度に比較して高くなつていることが
理解できる。しかし、この場合、n型不純物層10、pエ
ミツタ層5、nベース層6、pベース層7により形成さ
れる逆方向の寄生サイリスタは、所謂、ラツチアツプに
は至つていない。
FIG. 6D shows the carrier (electron) concentration distribution in this case. From this figure, it can be understood that the carrier concentration in the auxiliary thyristor region is higher than the carrier concentration in the other regions corresponding to the current distribution described in FIG. However, in this case, the reverse parasitic thyristor formed by the n-type impurity layer 10, the p-emitter layer 5, the n-base layer 6, and the p-base layer 7 does not reach what is called a ratchet.

そして、素子に逆電圧が引き続き印加されると、n型
不純物層10からの電子の注入はもはやなくなり、nベー
ス層6内の過剰キヤリアも次第に減少してゆくが、他の
領域に比較して補助サイリスタ領域のキヤリア分布濃度
が高くなつているキヤリア分布状態は変わらない。
Then, when a reverse voltage is continuously applied to the device, the injection of electrons from the n-type impurity layer 10 is no longer present, and the excess carriers in the n-base layer 6 are gradually reduced, but compared with other regions. The carrier distribution state where the carrier distribution concentration in the auxiliary thyristor region is high does not change.

本発明による前述した実施例は、このような状態で素
子に順方向電圧が印加された場合、素子が再点弧する領
域が、過剰キヤリアの最も多い補助サイリスタ領域とな
る。すなわち、本発明による前述の実施例は、補助サイ
リスタ領域から再点弧することにより、その導通領域を
すばやく素子全体に広げることができ、これにより、素
子を破壊から自己保護する、所謂順回復保護を行うこと
が可能である。
In the above-described embodiment according to the present invention, when a forward voltage is applied to the device in such a state, the region where the device is re-ignited becomes the auxiliary thyristor region with the largest excess carrier. That is, in the above-described embodiment according to the present invention, by re-igniting from the auxiliary thyristor region, the conduction region can be quickly expanded to the entire device, and thus the device is self-protected from destruction, so-called forward recovery protection. It is possible to

第8図、第9図は本発明の第2及び第3の実施例の構
成を示す断面図である。第8図、第9図にいて、13は食
刻領域、15はゲート電極であり、他の符号は第1図の場
合と同一である。
8 and 9 are cross-sectional views showing the configurations of the second and third embodiments of the present invention. In FIGS. 8 and 9, 13 is an etching region, 15 is a gate electrode, and other reference numerals are the same as those in FIG.

第8図に示す本発明の第2の実施例は、ゲート領域に
カソード側から食刻領域13を設けることにより、過電圧
自己保護機能を持たせた光サイリスタに本発明を適用し
たものである。
The second embodiment of the present invention shown in FIG. 8 is an application of the present invention to an optical thyristor having an overvoltage self-protection function by providing an etching region 13 in the gate region from the cathode side.

この実施例において、本発明により、pエミツタ層5
内に形成したn型不純物層10は、食刻領域13の中心に配
置されている。
In this embodiment, according to the invention, the p emitter layer 5 is
The n-type impurity layer 10 formed inside is arranged at the center of the etched region 13.

このような構造を有する本発明の第2の実施例は、過
電圧自己保護機能の外に順回復保護機能をも備えるた
め、いかなる時刻に、順方向電圧あるいは順方向過電圧
が印加されても、素子が安全にターンオンすることがで
きるという効果を有するものである。
The second embodiment of the present invention having such a structure has a forward recovery protection function in addition to the overvoltage self-protection function, so that the forward voltage or the forward overvoltage is applied to the device at any time. Has the effect that it can be safely turned on.

第9図に示す本発明の第3の実施例は、電気的なゲー
ト電極を備えた増幅型のサイリスタに本発明を適用した
ものである。
The third embodiment of the present invention shown in FIG. 9 is an application of the present invention to an amplification type thyristor having an electrical gate electrode.

この実施例において、本発明により、pエミツタ層5
内に形成したn型不純物層10は、補助nエミツタ層9の
直下ではなく、ゲート電極の直下に設けられている。こ
のように、n型不純物層10は、必ずしも補助nエミツタ
層9の直下に設けなくても、素子に順回復保護機能を持
たせることが可能であり、このことは、第7図による動
作の説明からも明らかであろう。
In this embodiment, according to the invention, the p emitter layer 5 is
The n-type impurity layer 10 formed inside is provided not directly below the auxiliary n emitter layer 9 but directly below the gate electrode. As described above, the n-type impurity layer 10 does not necessarily have to be provided immediately below the auxiliary n-emitter layer 9, but it is possible to give the element a forward recovery protection function. This means that the operation shown in FIG. It will be clear from the explanation.

第10図(a)、(b)は本発明の第4の実施例の構成
を示す断面図及び平面図である。第10図において、17は
第2補助nエミツタ、19は第2補助カソード電極であ
り、他の符号は第1図の場合と同一である。
10 (a) and 10 (b) are a sectional view and a plan view showing the configuration of the fourth embodiment of the present invention. In FIG. 10, 17 is a second auxiliary n-emitter, 19 is a second auxiliary cathode electrode, and other symbols are the same as those in FIG.

第10図に示す本発明の第4の実施例は、2段増幅型の
光サイリスタに本発明を適用したものであり、このよう
な多段増幅型のサイリスタに適用した場合にも、他の実
施例と同様な効果を奏することができる。
The fourth embodiment of the present invention shown in FIG. 10 is one in which the present invention is applied to a two-stage amplification type optical thyristor, and another embodiment is also applied to such a multi-stage amplification type thyristor. The same effect as the example can be obtained.

前述した本発明の第1〜第4の実施例は、補助サイリ
スタ領域のnベース層6におけるキヤリア・ライフタイ
ムτB1が主サイリスタ領域のキヤリア・ライフタイムτ
B2よりも長く(τB1>τB2)なるように構成されてい
る。このように本発明の第1〜第4の実施例は、補助サ
イリスタ領域のキヤリア・ライフタイムを、主サイリス
タのキヤリア・ライフタイムより長くしたことにより、
補助サイリスタ領域における蓄積キヤリアの消滅を、主
サイリスタ領域に比較して緩やかにでき、順回復時に補
助サイリスタからの再点弧を一層容易することが可能と
でき、保護性能をより向上させることができる。
In the above-described first to fourth embodiments of the present invention, the carrier lifetime τ B1 in the n-base layer 6 in the auxiliary thyristor region is the carrier lifetime τ in the main thyristor region.
It is configured to be longer than B2B1 > τ B2 ). As described above, in the first to fourth embodiments of the present invention, the carrier lifetime of the auxiliary thyristor region is made longer than the carrier lifetime of the main thyristor.
Disappearance of accumulated carriers in the auxiliary thyristor area can be made slower than in the main thyristor area, re-ignition from the auxiliary thyristor during forward recovery can be further facilitated, and protection performance can be further improved. .

[発明の効果] 以上説明したように本発明によれば、サイリスタのタ
ーンオフ過程で順方向電圧が印加された場合にも、素子
自体が安全にターンオンすることができるので、従来用
いられていた保護回路を不要とすることができ、サイリ
スタを用いる装置の部品点数を削減して装置のコスト低
減を図ることができ、信頼性の向上を図ることができ
る。
[Effects of the Invention] As described above, according to the present invention, even when a forward voltage is applied during the turn-off process of the thyristor, the element itself can be safely turned on, and thus the protection conventionally used. A circuit can be eliminated, the number of parts of the device using the thyristor can be reduced, the cost of the device can be reduced, and the reliability can be improved.

【図面の簡単な説明】[Brief description of the drawings]

第1図は本発明の第1の実施例の構成を示す断面図及び
平面図、第2図は従来技術による自己保護型サイリスタ
の構造を示す断面図、第3図はその動作を説明する図、
第4図は光点弧サイリスタの保護回路の一例を示す図、
第5図は自己保護機能を持たない従来技術による電力用
の光サイリスタの構造を示す平面図及び断面図、第6図
は本発明によるサイリスタの製造方法を説明する図、第
7図は本発明によるサイリスタの実施例における、ゲー
ト領域近傍での定常オン状態時と逆電圧印加時の電流分
布とキヤリア分布とを説明する図、第8図、第9図は本
発明の第2及び第3の実施例の構成を示す断面図、第10
図は本発明の第4の実施例の構成を示す断面図及び平面
図である。 1……半導体基体、2……アノード電極、3……カソー
ド電極、4……補助カソード電極、5……pエミツタ
層、6……nベース層、7……pベース層、8……nエ
ミツタ層、9……補助nエミツタ層、10……n型不純物
層、12……ライトガイド、13……食刻領域、15……ゲー
ト電極、17……第2補助nエミツタ層、19……第2補助
カソード電極。
FIG. 1 is a sectional view and a plan view showing the configuration of a first embodiment of the present invention, FIG. 2 is a sectional view showing the structure of a self-protection type thyristor according to the prior art, and FIG. 3 is a view for explaining its operation. ,
FIG. 4 is a diagram showing an example of a protection circuit for a light ignition thyristor,
FIG. 5 is a plan view and a cross-sectional view showing the structure of an optical thyristor for electric power according to the prior art having no self-protection function, FIG. 6 is a diagram for explaining a method of manufacturing the thyristor according to the present invention, and FIG. And FIG. 8 and FIG. 9 are views for explaining the current distribution and the carrier distribution in the steady ON state near the gate region and when a reverse voltage is applied in the embodiment of the thyristor according to the present invention. Sectional view showing the configuration of the embodiment, the tenth
The drawings are a sectional view and a plan view showing the configuration of a fourth embodiment of the present invention. 1 ... Semiconductor substrate, 2 ... Anode electrode, 3 ... Cathode electrode, 4 ... Auxiliary cathode electrode, 5 ... P emitter layer, 6 ... N base layer, 7 ... P base layer, 8 ... N Emitter layer, 9 ... Auxiliary n emitter layer, 10 ... N-type impurity layer, 12 ... Light guide, 13 ... Etching area, 15 ... Gate electrode, 17 ... Second auxiliary n emitter layer, 19 ... ... Second auxiliary cathode electrode.

Claims (3)

(57)【特許請求の範囲】(57) [Claims] 【請求項1】半導体基体の一対の主表面間に、第1導電
型エミツタ層、第2導電型ベース層、第1導電型ベース
層及び第2導電型エミツタ層から成る主サイリスタ部
と、該主サイリスタ部の第1導電型エミツタ層、第2導
電型ベース層、第1導電型ベース層及び少なくとも1つ
の第2導電型の補助エミツタ層から成る補助サイリスタ
とを備えて構成されたサイリスタにおいて、前記補助サ
イリスタ部の第1導電型エミツタ層内に第2導電型の不
純物層を、前記第1導電型エミツタ層の主表面に接し、
かつ、この主表面に接するアノード電極に接するように
部分的に備えることを特徴とする自己保護型サイリス
タ。
1. A main thyristor portion comprising a first conductivity type emitter layer, a second conductivity type base layer, a first conductivity type base layer and a second conductivity type emitter layer between a pair of main surfaces of a semiconductor substrate. A thyristor including a first conductivity type emitter layer of the main thyristor portion, a second conductivity type base layer, an auxiliary thyristor including a first conductivity type base layer and at least one second conductivity type auxiliary emitter layer, A second conductive type impurity layer in the first conductive type emitter layer of the auxiliary thyristor portion is in contact with the main surface of the first conductive type emitter layer;
A self-protection type thyristor, which is partially provided so as to come into contact with the anode electrode which comes into contact with the main surface.
【請求項2】前記補助サイリスタ部に、第2導電型エミ
ツタ層側から第1導電型ベース層に達する食刻領域を備
えることを特徴とする特許請求の範囲第1項記載の自己
保護型サイリスタ。
2. The self-protection type thyristor according to claim 1, wherein the auxiliary thyristor part is provided with an etching region reaching from the second conductivity type emitter layer side to the first conductivity type base layer. .
【請求項3】前記第2導電型の不純物層は、サイリスタ
のターンオフ過程で順方向電圧が印加された場合、第2
導電型ベース層にキヤリアを注入することにより、補助
サイリスタ部から再点弧させることを特徴とする特許請
求の範囲第1項または第2項記載の自己保護型サイリス
タ。
3. The second conductivity type impurity layer has a second conductivity type layer when a forward voltage is applied during a turn-off process of the thyristor.
The self-protection thyristor according to claim 1 or 2, wherein the auxiliary thyristor portion is re-ignited by injecting a carrier into the conductivity type base layer.
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