JP2687484B2 - Automatic frequency control circuit - Google Patents
Automatic frequency control circuitInfo
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Description
【発明の詳細な説明】 〔産業上の利用分野〕 本発明はデジタルテレビ受像機のクロックジェネレー
タに用いて好適な自動周波数制御（以下AFCと記す）回
路に関する。The present invention relates to an automatic frequency control (hereinafter referred to as AFC) circuit suitable for use in a clock generator of a digital television receiver.
本発明はデジタルテレビ受像機のクロックジェネレー
タに用いて好適なもので水平同期信号と水平基準信号と
の位相を比較する位相比較手段と、位相比較手段の出力
電圧を平滑化し、AFCエラー電圧を発生させるフィルタ
手段と、フィルタ手段からのAFCエラー電圧を周波数変
換する電圧制御型発振手段と、電圧制御型発振手段から
の周波数変換されたクロックを水平基準信号に帰還させ
る分周手段とを具備し、フィルタ手段内或はフィルタ手
段と電圧制御型発振手段間にスイッチング手段を設け、
水平同期信号によってスイッチング手段を制御して、水
平同期信号期間にAFCエラー信号を発生させる様にして
画面上の画像が水平方向に上下水平走査線間でパターン
位置ずれを生じない様にしたものである。INDUSTRIAL APPLICABILITY The present invention is suitable for use in a clock generator of a digital television receiver, and a phase comparison means for comparing the phases of a horizontal synchronization signal and a horizontal reference signal and an output voltage of the phase comparison means are smoothed to generate an AFC error voltage. Filter means, a voltage control type oscillation means for frequency converting the AFC error voltage from the filter means, and a frequency dividing means for feeding back the frequency converted clock from the voltage control type oscillation means to the horizontal reference signal, Switching means is provided in the filter means or between the filter means and the voltage control type oscillation means,
The switching means is controlled by the horizontal sync signal so that the AFC error signal is generated during the horizontal sync signal period so that the image on the screen does not shift the pattern position between the upper and lower horizontal scanning lines in the horizontal direction. is there.
従来のPAL（Phase Alternation by Line）方式、或は
SECAM（Se'quenticel Couleur a me'moire）方式の様に
垂直周波数が50Hzの50フィールド方式の映像信号は大画
面のフリッカを生じやすく、このためにフィールド周波
数を２倍にしてフリッカを軽減する方式が提案されてい
る。この様なフリッカリダクション回路を第５図A,B及
び第６図A,Bの画像及び走査線の三次元モデルで説明す
る。PAL或はSECAM方式では垂直周波数が第５図A,Bに示
す様にｉフィールド（31）とｉ＋１フィールド（32）は
インタレース走査され、ｉフィールド（31）、ｉ＋１フ
ィールド（32）、ｉ＋２フィールド（33）……間は50Hz
で20μｓであるが、この様な50フィールド方式のもので
は大画面部分においてちらつきが目立つ問題があるので
フィールド周波数を第６図A,Bに示す様に２倍の100Hz、
10μｓとして大画面部分のフリッカを低減させるための
ものである。Conventional PAL (Phase Alternation by Line) method, or
A video signal of a 50-field method with a vertical frequency of 50 Hz, such as the SECAM (Se'quenticel Couleur a me'moire) method, tends to cause flicker on a large screen. Therefore, the field frequency is doubled to reduce the flicker. Is proposed. Such a flicker reduction circuit will be described with reference to the three-dimensional model of the image and scanning line in FIGS. 5A and 5B and FIGS. 6A and 6B. In the PAL or SECAM system, the vertical frequency is interlaced in the i field (31) and the i + 1 field (32) as shown in FIGS. 5A and 5B, and the i field (31), i + 1 field (32), i + 2 field (33) ... 50Hz between
However, in such a 50-field system, there is a problem that flicker is noticeable in the large screen area, so the field frequency is doubled to 100 Hz as shown in FIGS. 6A and 6B.
10 μs is for reducing the flicker on the large screen portion.
尚、第６図A,Bのｉフィールド（31）の垂直同期信号
間（1V）は313.0H、ｉ′フィールド（31a）の1Vは312.5
H、（ｉ＋１）フィールド（32）は312.0H、（ｉ＋
１）′フィールド（32a）は312.5H、（ｉ＋２）フィー
ルド（33）は313.0H……となる。この様なフリッカリダ
クション回路では水平周波数を２倍にして用いている。
この２倍の水平周波数を得るためのクロックジェネレー
タとしてAFC回路が用いられている。このクロックジェ
ネレータは水平同期信号を基準にして水平同期信号間隔
が変動してもAFC回路により常に一定数のクロック信号
を発生させる様になされている。The vertical sync signal (1V) of the i field (31) in FIGS. 6A and 6B is 313.0H, and the 1V of the i'field (31a) is 312.5H.
H, (i + 1) field (32) is 312.0H, (i +
1) 'field (32a) becomes 312.5H, (i + 2) field (33) becomes 313.0H .... In such a flicker reduction circuit, the horizontal frequency is doubled and used.
An AFC circuit is used as a clock generator to obtain this double horizontal frequency. This clock generator is designed to always generate a fixed number of clock signals by the AFC circuit even if the horizontal sync signal interval changes based on the horizontal sync signal.
第７図は従来のAFC回路を示すもので、入力端子（1
1）には第８図Ａに示す様な水平同期信号（以下HSYNCと
記す）（12）が入力されて比較回路（１）に入力され
る。この比較回路（１）には後述する電圧制御型発振器
（以下VCOと記す）（４）で出力されたクロック信号を
分周器（６）に供給してHSYNC（12）周期に同期した第
８図Ｂに示す水平基準信号（以下HREFと記す）（13）が
供給されて、位相比較がなされる。HSYNC（12）の周波
数が安定しているときにはHREF（13）との位相関係は第
８図A,Bの様にHREF（13）の立ち下りパルスはHSYNC（1
2）幅の略真中で立ち下るため第８図Ｃの様に示す比較
出力信号（14）が得られる。この比較出力信号（14）を
低域通過濾波器（以下LPFと記す）（２）に通して平滑
化し、第８図Ｄに示す様なAFCエラー信号をVCO（４）に
供給して電圧−周波数変換し、クロック信号を出力端子
（７）に得ると共に分周器（６）に供給し、所定幅のH
REF（13）を得ている。AFC回路（10）ではHSYNC（12）
の周波数が例えば高くなってくると第８図Ａの様にH
SYNC（12a）とHREF（13a）は第８図Ｂに示す様にHSYNC
（12a）幅の真中より先でHREF（13）の立ち下りパルス
が立ち下るために第８図Ｃの（14a）で示す様な比較信
号出力となり、AFCエラー信号（15）の他に（15a）で示
すAFCエラー信号成分が表れることになって、このAFCエ
ラー成分によってAFCが行なわれ水平同期信号間隔が変
動しても常に一定数のクロックが供給出来る様になされ
ている。FIG. 7 shows a conventional AFC circuit, which has an input terminal (1
A horizontal synchronizing signal (hereinafter referred to as H SYNC ) (12) as shown in FIG. 8A is input to 1) and is input to the comparison circuit (1). The comparator circuit (1) supplies the clock signal output from a voltage controlled oscillator (hereinafter referred to as VCO) (4) described later to the frequency divider (6) and synchronizes with the H SYNC (12) cycle. 8 A horizontal reference signal (hereinafter referred to as H REF ) (13) shown in FIG. 8B is supplied to perform phase comparison. When the frequency of H SYNC (12) is stable, the phase relationship with H REF (13) is as shown in Fig. 8A and B, the falling pulse of H REF (13) is H SYNC (1).
2) Since it falls almost in the middle of the width, the comparison output signal (14) shown in FIG. 8C is obtained. This comparison output signal (14) is passed through a low pass filter (hereinafter referred to as LPF) (2) to be smoothed, and an AFC error signal as shown in FIG. Convert the frequency and obtain the clock signal at the output terminal (7) and supply it to the frequency divider (6).
Got a REF (13). H SYNC (12) in AFC circuit (10)
For example, when the frequency of becomes high, H as shown in Fig. 8A
SYNC (12a) and H REF (13a) are H SYNC as shown in Fig. 8B.
Since the falling pulse of H REF (13) falls before the middle of the width of (12a), the comparison signal output becomes as shown in (14a) of FIG. 8C, and in addition to the AFC error signal (15) ( The AFC error signal component shown in 15a) appears, and AFC is performed by this AFC error component so that a constant number of clocks can always be supplied even if the horizontal sync signal interval changes.
上述の如き従来のAFC回路（10）ではHSYNC（12）の周
波数が第９図Ａに示す様に比較的安定なときでも、第９
図Ｂに示す様にAFCエラー電圧（15）が発生する。通常
のNTSCの様なデジタルテレビ受像機では問題はないが、
水平周波数を２倍にしてフリッカリダクションを行なう
デジタルカラーテレビ受像機等では、第９図Ｃに示す様
にAFCエラー信号（15）によってわずかに発振周波数が
増加したHSYNC（12），（12）間に２倍の水平同期信号
周波数とするために挿入したAFCエラー信号（15）の電
圧に影響を受けていない２倍の水平同期信号（以下２H
SYNCと記す）（12a）とが交互に表れるために、第10図
に示す如く表示画面（30）上の垂直方向に縦縞の様なパ
ターン（30a）を表示しようとすると、第10図のＡ部拡
大図が第11図に示される様に縦縞の様なパターン（30
a）の第ｎ番目の水平走査線上でのパターン（30a′）と
第ｎ＋１番目の水平走査線上でのパターン（30a″）で
は水平走査線方向にずれを生じてパターン（30a）は縦
縞がジグザグ状となる問題があった。In the conventional AFC circuit (10) as described above, even if the frequency of H SYNC (12) is relatively stable as shown in FIG.
As shown in FIG. B, an AFC error voltage (15) occurs. There is no problem with a digital TV receiver such as a normal NTSC,
In a digital color television receiver that doubles the horizontal frequency to perform flicker reduction, as shown in FIG. 9C, H SYNC (12), (12) whose oscillation frequency is slightly increased by the AFC error signal (15) Double horizontal sync signal (2H below) that is not affected by the voltage of the AFC error signal (15) inserted to double the horizontal sync signal frequency.
SYNC ) (12a) appear alternately, and when a vertical stripe-like pattern (30a) is displayed on the display screen (30) as shown in FIG. As the enlarged view of the part is shown in Fig. 11, the pattern (30
The pattern (30a ') on the n-th horizontal scanning line of a) and the pattern (30a ") on the (n + 1) th horizontal scanning line are displaced in the horizontal scanning line direction, and the pattern (30a) has vertical stripes in zigzag. There was a problem.
本発明は叙上の如き問題点に鑑みなされたものでその
目的とするところは水平走査方向に上下水平走査線間で
パターンずれの生じないAFC回路を提供しようとするも
のである。The present invention has been made in view of the above problems, and an object of the present invention is to provide an AFC circuit in which a pattern shift does not occur between upper and lower horizontal scanning lines in the horizontal scanning direction.
本発明のAFC回路はその１例が第１図に示されている
様にフィールド周波数を２倍にして面フリッカの軽減を
行なうフリッカリダクション手段に供給するクロックを
発生するためのAFC回路（10）に於いて、AFC回路（10）
は水平同期信号（12）と水平基準信号（13）との位相を
比較する位相比較手段（１）と位相比較手段（１）の出
力電圧を平滑化し、AFCエラー電圧を発生させるフィル
タ手段（２）と、 フィルタ手段（２）からのエラー電圧を周波数変換す
るVCO（４）と、VCO（４）からの周波数変換されたクロ
ックを水平基準信号（13）に帰還させる分周手段（６）
とを具備し、フィルタ手段（２）内或はフィルタ手段
（２）とVCO間にスイッチング手段（３）を設け、水平
同期信号（12）によってスイッチング手段（３）を制御
して、水平同期信号期間にAFCエラー信号を発生させな
い様にしてなるものである。An example of the AFC circuit of the present invention is shown in FIG. 1, in which the field frequency is doubled to generate a clock to be supplied to the flicker reduction means for reducing surface flicker (10). In the AFC circuit (10)
Is a filter means (2) for smoothing the output voltage of the phase comparison means (1) and the phase comparison means (1) for comparing the phases of the horizontal synchronizing signal (12) and the horizontal reference signal (13) to generate an AFC error voltage. ), A VCO (4) that frequency-converts the error voltage from the filter means (2), and a frequency-dividing means (6) that feeds back the frequency-converted clock from the VCO (4) to the horizontal reference signal (13).
And a switching means (3) is provided in the filter means (2) or between the filter means (2) and the VCO, and the switching means (3) is controlled by the horizontal synchronization signal (12) to obtain a horizontal synchronization signal. The AFC error signal is not generated during the period.
本発明のAFC回路（10）は水平同期信号期間AFCエラー
電圧をVCO（４）に供給しないので水平周波数を倍にし
ても水平走査方向に上下水平走査線間でパターンずれを
生じない回路が得られる。Since the AFC circuit (10) of the present invention does not supply the AFC error voltage to the VCO (4) during the horizontal synchronizing signal period, it is possible to obtain a circuit which does not cause pattern shift between the upper and lower horizontal scanning lines in the horizontal scanning direction even if the horizontal frequency is doubled. To be
以下、本発明のAFC回路を第１図乃至第４図について
説明する。The AFC circuit of the present invention will be described below with reference to FIGS. 1 to 4.
第２図は本発明のAFC回路が用いられているフリッカ
リダクション手段を有するPAL用のデジタルカラーテレ
ビ受像機の構成を示すものである。FIG. 2 shows the configuration of a digital color television receiver for PAL having flicker reduction means using the AFC circuit of the present invention.
第２図に於いて入力端子（16）にはPAL/SECAM方式の
コンポジットビデオ信号が入力されてアナログY/C分離
回路（17）及び同期分離回路（９）に供給される。アナ
ログY/C分離回路（17）では輝度信号Ｙと色差信号Ｒ−
Y,B−Ｙに分離され、輝度信号Ｙはアナログ−デジタル
変換回路（19）に供給されデジタル信号に変換されたの
ちにノイズリダクション回路（21）とメモリ（23Y），
（23Y′）の系を通ってデジタル−アナログ変換回路（2
6）に出力されて2Yのアナログ輝度信号をRGB変換回路
（27）に供給する。In FIG. 2, a PAL / SECAM type composite video signal is input to the input terminal (16) and supplied to the analog Y / C separation circuit (17) and the synchronization separation circuit (9). In the analog Y / C separation circuit (17), the luminance signal Y and the color difference signal R-
The luminance signal Y is separated into Y and BY, and the luminance signal Y is supplied to the analog-digital conversion circuit (19) and converted into a digital signal, and then the noise reduction circuit (21) and the memory (23Y),
The digital-analog conversion circuit (2
The 2Y analog luminance signal output to 6) is supplied to the RGB conversion circuit (27).
アナログY/C分離回路（17）で分離された色差信号Ｒ
−Y,B−Ｙはアナログスイッチ（18）を介してＲ−Y,B−
Y,R−Y,B−Ｙの様にシリアルな色差データとなされ、ア
ナログデジタル変換回路（20）でデジタル化され、色差
用のノイズリダクション回路（22）を介してメモリ（23
c），（23c′）に供給される。メモリ（23c），（23
c′）は４ビット構成で８ビットのシリアルデータをパ
ラレルに４ビット単位でメモリする。メモリ（23c），
（23c′）出力はフリッカリダクション回路（24）に８
ビットで入力され、２倍の色差信号2R−Y,2B−Ｙとして
出力される。このために読み出しコントロール信号V
CLRIは書き込みコントロール信号VCLROの２倍で読み出
される。Color difference signal R separated by analog Y / C separation circuit (17)
-Y and BY are RY and BY through the analog switch (18).
It is made into serial color difference data such as Y, RY, BY, digitized by the analog-digital conversion circuit (20), and stored in the memory (23) through the color difference noise reduction circuit (22).
c), (23c '). Memory (23c), (23
c ') has a 4-bit structure and stores 8-bit serial data in parallel in 4-bit units. Memory (23c),
The output of (23c ') is sent to the flicker reduction circuit (24).
It is input as bits and output as double color difference signals 2R-Y, 2B-Y. Therefore, the read control signal V
CLRI is read at twice the write control signal V CLRO .
同期分離回路（９）では垂直同期信号VSYNCと水平同
期信号HSYNCを分離し、HSYNCは水平用のAFC回路（10）
に供給され基準の、例えば28M Hzクロック信号を発生
し、フリッカリダクション回路（24）に供給すると共
に、メモリ（23Y），（23Y′），（23c），（23c′）、
デジタル−アナログ変換回路（26）に供給され、フリッ
カリダクション回路（24）はアナログY/C分離回路（1
7）、アナログスイッチ（18）、アナログ−デジタル変
換回路（19），（20）、ノイズリダクション回路（2
1），（22）、偏向回路（25）をコントロールしてい
る。The sync separation circuit (9) separates the vertical sync signal V SYNC from the horizontal sync signal H SYNC , and H SYNC is the horizontal AFC circuit (10).
Is supplied to the flicker reduction circuit (24) and generates a reference, eg, 28 MHz clock signal, and the memories (23Y), (23Y ′), (23c), (23c ′),
The flicker reduction circuit (24) is supplied to the digital-analog conversion circuit (26), and the flicker reduction circuit (24) is connected to the analog Y / C separation circuit (1
7), analog switch (18), analog-digital conversion circuit (19), (20), noise reduction circuit (2
1), (22) and deflection circuit (25) are controlled.
本例のAFC回路はこの様にフリッカリダクション回路
（24）、メモリ（23Y），（23Y′），（23c），（23
c′）、デジタル−アナログ回路（26）等にクロック信
号を供給するためのAFC回路（10）に関するもので、そ
の詳細を第１図に示す。第１図でAFC回路（10）を構成
している比較回路（１）、LPF（２）、VCO（４）、分周
器（６）は第７図と同一構成であるので同一符号を付し
て示す。第２図で説明した入力端子（16）から入力され
たPAL式はSECAM方式の映像信号は同期分離回路（９）で
水平同期信号であるHSYNCと垂直同期信号VSYNCを分離
し、HSYNC（12）は比較回路（１）とスイッチ回路
（３）に供給される。比較回路（１）には分周器（６）
に供給されるクロック信号（28）から形成したHREF（1
3）が供給されて位相比較がなされ、比較回路（１）の
比較出力信号（14），（14a）は第３図A,Bに示す如く出
力される。第３図ＡはHSYNC（12）の周波数、即ちHSYNC
間の周期が一定で安定した状態を示しており、第３図Ｂ
の場合はHSYNC（12）の周波数が高くなった場合を示し
ている。In this way, the AFC circuit of this example has the flicker reduction circuit (24), the memories (23Y), (23Y '), (23c), and (23c).
c '), an AFC circuit (10) for supplying a clock signal to a digital-analog circuit (26) and the like, the details of which are shown in FIG. The comparison circuit (1), the LPF (2), the VCO (4), and the frequency divider (6) forming the AFC circuit (10) in FIG. 1 have the same configurations as those in FIG. And show it. The PAL type SECAM video signal input from the input terminal (16) described in FIG. 2 is separated by the sync separation circuit (9) into the horizontal sync signal H SYNC and the vertical sync signal V SYNC , and the H SYNC (12) is supplied to the comparison circuit (1) and the switch circuit (3). The comparison circuit (1) includes a frequency divider (6)
H REF (1 formed from the clock signal (28) supplied to
3) is supplied for phase comparison, and the comparison output signals (14) and (14a) of the comparison circuit (1) are output as shown in FIGS. Figure 3A shows the frequency of H SYNC (12), that is, H SYNC
3B shows a stable state in which the period is constant.
The case of indicates that the frequency of H SYNC (12) becomes high.
第３図A,Bに示す比較出力信号（14），（14a）を直接
VCO（４）等に供給するとVCO（４）の発振周波数が大き
く変動するのでLPF（２）を通して積分すると第３図C,D
に示す如く、平均化した波型のAFCエラー信号（15），
（15a）が得られる。ここで破線（15）で示すAFCエラー
信号（15）の期間Z1はHSYNC（12）幅に対応している。
又AFCエラー信号（15a）はHSYNC（12）の周波数が高く
（或は低く）なったときの真のAFCエラー信号となる電
圧成分である。フリッカリダクション回路の様にフィー
ルド周波数を２倍にするものでは叙上の様にこの周波数
の安定した区間に発生するAFCエラー信号（15）が画面
上のパターンに悪影響を与える。そこで、LPF（２）の
後段にスイッチ回路（３）を設けて、比較回路（１）に
供給するHSYNC（12）と同期させてHSYNC（12）幅τ１の
区間AFCエラー信号（15）をVCO（４）に供給しない様に
スイッチ回路（３）をオフさせる様にする。この様にす
ることでHSYNC（12）の周波数が安定しているときにはA
FCエラー電圧（15）は全く発生しないので水平走査線と
直交する方向のパターンに生ずる位置ずれが無くなって
画質を改善することが出来ることになる。Directly output the comparison output signals (14) and (14a) shown in Fig. 3A and B.
When it is supplied to VCO (4) etc., the oscillation frequency of VCO (4) fluctuates greatly.
As shown in, the averaged wave type AFC error signal (15),
(15a) is obtained. Here, the period Z 1 of the AFC error signal (15) indicated by the broken line (15) corresponds to the width of H SYNC (12).
The AFC error signal (15a) is a voltage component that becomes a true AFC error signal when the frequency of H SYNC (12) becomes high (or low). In the case where the field frequency is doubled like the flicker reduction circuit, the AFC error signal (15) generated in the stable section of this frequency has a bad influence on the pattern on the screen as described above. Therefore, a switch circuit (3) is provided after the LPF (2) to synchronize with the H SYNC (12) supplied to the comparison circuit (1), and the H SYNC (12) width τ 1 section AFC error signal (15 ) Is turned off so that the switch circuit (3) is not supplied to the VCO (4). By doing this, when the frequency of H SYNC (12) is stable, A
Since the FC error voltage (15) is not generated at all, the positional deviation caused in the pattern in the direction orthogonal to the horizontal scanning line is eliminated and the image quality can be improved.
VCO（４）にはHSYNC（12）の周波数が変化したときだ
けAFCエラー電圧（15a）が供給され、クロック（28）の
数を一定に保つ動作が行なわれる。The AFC error voltage (15a) is supplied to the VCO (4) only when the frequency of the H SYNC (12) changes, and the operation of keeping the number of clocks (28) constant is performed.
尚、上述の実施例ではLPF（２）の後段にスイッチ回
路（３）を接続したものを示したが、第４図に示す様に
抵抗器R1、コンデンサC1,C2で構成した、例えばラグリ
ドフィルタ、即ちLPF（２）のコンデンサC1とC2間にス
イッチ（３）を設ける様にしてもよく、又、スイッチは
FETトランジスタ等の電子スイッチであってもよいこと
は明らかである。In the above embodiment, the switch circuit (3) is connected after the LPF (2), but as shown in FIG. 4, it is composed of a resistor R 1 and capacitors C 1 and C 2 . For example, a switch (3) may be provided between the capacitors C 1 and C 2 of the Lagrid filter, that is, the LPF (2).
Obviously, it may be an electronic switch such as a FET transistor.
尚、本発明は叙上の実施例に限定されることなく、本
発明の要旨を逸脱しない範囲で種々の変形が可能であ
る。It should be noted that the present invention is not limited to the above-described embodiments, and various modifications can be made without departing from the gist of the present invention.
本発明のAFC回路によればHSYNCが安定しているときAF
Cエラー電圧が発生しないので水平周波数を倍にしても
水平走査方向に上下の水平走査線間でパターンずれを生
ぜず、画質を改善することが出来る。According to the AFC circuit of the present invention, AF is possible when H SYNC is stable.
Since the C error voltage does not occur, even if the horizontal frequency is doubled, the pattern shift does not occur between the upper and lower horizontal scanning lines in the horizontal scanning direction, and the image quality can be improved.
第１図は本発明の一実施例を示すAFC回路図、第２図は
本発明を説明するためのフリッカリダクション回路の系
統図、第３図は第１図の動作説明波形図、第４図は本発
明の他の実施例を示すLPFの回路図、第５図はPAL方式の
画像及び走査線の三次元モデル図、第６図はフリッカリ
ダクション回路の画像及び走査線の三次元モデル図、第
７図は従来のAFC回路図、第８図は従来のAFC回路の動作
波形図、第９図はフリッカリダクションの波形図、第10
図は画面上の画像パターンを示す正面図、第11図は第10
図のＡ部拡大図である。 （１）は比較回路、（２）はLPF、（３）はスイッチ回
路、（４）はVCO、（６）は分周器、（９）は同期分離
回路、（10）はAFC回路である。FIG. 1 is an AFC circuit diagram showing an embodiment of the present invention, FIG. 2 is a system diagram of a flicker reduction circuit for explaining the present invention, and FIG. 3 is an operation explanatory waveform diagram of FIG. 1 and FIG. Is a circuit diagram of an LPF showing another embodiment of the present invention, FIG. 5 is a three-dimensional model diagram of a PAL image and scanning line, and FIG. 6 is a three-dimensional model diagram of an image and scanning line of a flicker reduction circuit. FIG. 7 is a conventional AFC circuit diagram, FIG. 8 is an operation waveform diagram of the conventional AFC circuit, FIG. 9 is a flicker reduction waveform diagram, and FIG.
Figure is a front view showing the image pattern on the screen, Figure 11 is the 10th
It is an A section enlarged view of a figure. (1) is a comparison circuit, (2) is an LPF, (3) is a switch circuit, (4) is a VCO, (6) is a frequency divider, (9) is a sync separation circuit, and (10) is an AFC circuit. .
フロントページの続き (72)発明者 猿楽 寿雄 東京都品川区北品川６丁目７番35号 ソ ニー株式会社内 (72)発明者 内藤 秀文 東京都品川区北品川６丁目７番35号 ソ ニー株式会社内 (56)参考文献 特開 昭57−124920（ＪＰ，Ａ) 実開 昭63−131456（ＪＰ，Ｕ) 特公 昭59−15235（ＪＰ，Ｂ２)Front Page Continuation (72) Inventor Toshio Sarugaku 6-735 Kitashinagawa, Shinagawa-ku, Tokyo Sony Corporation (72) Hidefumi Naito 6-735 Kitashinagawa, Shinagawa-ku, Tokyo Sony Shares In-company (56) References JP-A-57-124920 (JP, A) Actual development: S63-131456 (JP, U) JP-B-59-15235 (JP, B2)
Claims (1)
る位相比較手段と、 上記位相比較手段の出力電圧を平滑化し自動周波数制御
エラー電圧を発生させるフィルタ手段と、 上記フィルタ手段からのエラー電圧を周波数変換する電
圧制御型発振手段と、 上記電圧制御型発振手段からの周波数変換されたクロッ
クを上記水平基準信号に帰還させる分周手段とを具備
し、 上記フィルタ手段内或は上記フィルタ手段と電圧制御型
発振手段間にスイチィング手段を設け、上記水平同期信
号によって該スイッチング手段を制御して、水平同期信
号期間に自動周波数制御エラー信号を発生させない様に
してなることを特徴とする自動周波数制御回路。1. A phase comparison means for comparing the phases of a synchronizing signal and a horizontal reference signal, a filter means for smoothing an output voltage of the phase comparison means to generate an automatic frequency control error voltage, and an error from the filter means. The voltage control type oscillation means for frequency-converting the voltage, and the frequency division means for feeding back the frequency-converted clock from the voltage control type oscillation means to the horizontal reference signal are provided in the filter means or the filter means. A switching means is provided between the voltage control type oscillation means and the voltage control type oscillation means, and the switching means is controlled by the horizontal synchronizing signal so that the automatic frequency control error signal is not generated during the horizontal synchronizing signal period. Control circuit.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63243345A JP2687484B2 (en) | 1988-09-28 | 1988-09-28 | Automatic frequency control circuit |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63243345A JP2687484B2 (en) | 1988-09-28 | 1988-09-28 | Automatic frequency control circuit |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0292011A JPH0292011A (en) | 1990-03-30 |
| JP2687484B2 true JP2687484B2 (en) | 1997-12-08 |
Family
ID=17102446
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63243345A Expired - Fee Related JP2687484B2 (en) | 1988-09-28 | 1988-09-28 | Automatic frequency control circuit |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2687484B2 (en) |
-
1988
- 1988-09-28 JP JP63243345A patent/JP2687484B2/en not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0292011A (en) | 1990-03-30 |
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