JP2687386B2 - Memory device - Google Patents
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Description
【発明の詳細な説明】 〔産業上の利用分野〕 本発明は、スタティックRAM（以下SRAMと称する）や
ダイナミックRAM（以下DRAMと称する）に適用して好適
なメモリ装置に関する。The present invention relates to a memory device suitable for application to static RAM (hereinafter referred to as SRAM) or dynamic RAM (hereinafter referred to as DRAM).
本発明は、SRAMやDRAMに適用して好適なフラッシュク
リヤ回路を有するメモリ装置において、第１及び第２の
端子に夫々ウインドパルス信号と所定数のパルス信号と
を供給する様にし、ウインドパルス信号発生期間中に所
定数のパルス信号が供給されたときフラッシュクリヤ回
路を駆動する様にしたことにより、フラッシュクリヤ回
路を作動させるための専用の端子をなくし、構成を簡単
にしたものである。According to the present invention, in a memory device having a flash clear circuit suitable for application to SRAM or DRAM, a window pulse signal and a predetermined number of pulse signals are supplied to the first and second terminals, respectively. By driving the flash clear circuit when a predetermined number of pulse signals are supplied during the generation period, a dedicated terminal for operating the flash clear circuit is eliminated and the configuration is simplified.
従来、SRAM等のメモリ装置には、フラッシュクリヤ回
路を備えたものがあった。このフラッシュクリヤ回路
は、信号記憶部であるメモリセル部の記憶データを短時
間（数μｓ）で一斉に消去して、全てのデータを“0"又
は“1"にさせる回路である。この場合、このメモリ装置
の特定の端子をバッファ回路を介してフラッシュクリヤ
回路の起動信号入力端子と接続し、この特定の端子に起
動用パルス信号を外部から供給してフラッシュクリヤ回
路による一斉消去を行う様にしていた。Conventionally, some memory devices such as SRAM have a flash clear circuit. The flash clear circuit is a circuit for erasing stored data in a memory cell portion, which is a signal storage portion, all at once in a short time (several μs) to make all data "0" or "1". In this case, the specific terminal of this memory device is connected to the activation signal input terminal of the flash clear circuit via the buffer circuit, and the activation pulse signal is externally supplied to this specific terminal for simultaneous erase by the flash clear circuit. I was going to do it.
ところが、このフラッシュクリヤ回路の起動用の専用
の端子をメモリ装置に設けると、それだけ端子の数が増
えてメモリ装置の構成が複雑化する不都合があった。However, if the memory device is provided with a dedicated terminal for activating the flash clear circuit, the number of terminals is increased and the structure of the memory device is complicated.
この課題を解決するために、例えば電源端子以外の所
定の端子に、電源電圧以上の高電圧を印加する様にし、
この高電圧が印加されたときフラッシュクリヤ回路を起
動させる如くするとも考えられるが、実際には電源電圧
を越える高電圧を発生させるのが容易ではなく、回路構
成が複雑化してしまう。In order to solve this problem, for example, a predetermined terminal other than the power supply terminal is applied with a high voltage equal to or higher than the power supply voltage,
It is considered that the flash clear circuit is activated when this high voltage is applied, but in reality, it is not easy to generate a high voltage exceeding the power supply voltage, and the circuit configuration becomes complicated.
本発明は斯かる点に鑑み、専用の端子を必要としない
簡単な構成で、フラッシュクリヤ回路を作動させること
のできるメモリ装置を提供することを目的とする。The present invention has been made in view of the above circumstances, and an object thereof is to provide a memory device capable of operating a flash clear circuit with a simple configuration that does not require a dedicated terminal.
本発明のメモリ装置は、例えば第１図に示す如く第１
及び第２の端子（1a），（1b）に夫々ウインドパルス信
号と所定数のパルス信号とを供給する様にし、ウインド
パルス信号発生期間中に所定数のパルス信号が供給され
たときフラッシュクリヤ起動回路（10）がこの信号を判
別してフラッシュクリヤ回路（17）を駆動する様にした
ものである。The memory device according to the present invention is, for example, as shown in FIG.
A window pulse signal and a predetermined number of pulse signals are supplied to the second terminals (1a) and (1b), respectively, and a flash clear start is performed when the predetermined number of pulse signals are supplied during the window pulse signal generation period. The circuit (10) discriminates this signal and drives the flash clear circuit (17).
本発明のメモリ装置によると、第１の端子（1a）にウ
インドパルス信号を供給中に第２の端子（1b）に所定数
のパルス信号を供給することでフラッシュクリヤ回路
（17）が駆動され、ウインドパルス信号を第１の端子
（1a）に供給しない限りは第２の端子（1b）にパルス信
号が供給されてもフラッシュクリヤ回路（16）が作動せ
ず、フラッシュクリヤ回路（17）の作動時以外はこの端
子（1a），（1b）を別の信号入出力用として使用するこ
とができ、専用の端子を必要としない簡単な構成でフラ
ッシュクリヤ回路（17）を作動させることができる。According to the memory device of the present invention, the flash clear circuit (17) is driven by supplying a predetermined number of pulse signals to the second terminal (1b) while supplying the window pulse signal to the first terminal (1a). As long as the window pulse signal is not supplied to the first terminal (1a), the flash clear circuit (16) does not operate even if the pulse signal is supplied to the second terminal (1b), and the flash clear circuit (17) The terminals (1a) and (1b) can be used for other signal input / output except when operating, and the flash clear circuit (17) can be operated with a simple configuration that does not require a dedicated terminal. .
以下、本発明のメモリ装置の一実施例を添付図面を参
照して説明しよう。Hereinafter, an embodiment of a memory device of the present invention will be described with reference to the accompanying drawings.
第１図において、（１）はメモリ装置全体を示し、本
例においてはこのメモリ装置（１）は集積回路化された
SRAMである。そして、このメモリ装置（１）は、信号入
力又は出力部としての複数の端子（1a），（1b），（1
c）……を備え、端子（1a）はチップイネーブル端子▲
▼で、端子（1b）はアウトプットイネーブル端子▲
▼である。そして、この端子（1a）を入力バッファ
回路（２）を介してメモリ制御回路（４）に接続すると
共に、端子（1b）を入力バッファ回路（３）を介してメ
モリ制御回路（４）に接続する。この場合、入力バッフ
ァ回路（２）はインバータゲート（2a）及び（2b）を直
列に接続した回路である。また、入力バッファ回路
（３）はNORゲート（3a）とインバータゲート（3b）と
を直列に接続した回路で、端子（1b）をNORゲート（3
a）の一方の入力側に接続してあり、入力バッファ回路
（２）の出力側をNORゲート（3a）の他方の入力側に接
続してある。また、図示はしないがこのメモリ装置
（１）の他の端子も所定のバッファ回路を介してメモリ
制御回路（４）と接続してある。In FIG. 1, (1) shows the entire memory device, and in this example, the memory device (1) is integrated.
SRAM. This memory device (1) has a plurality of terminals (1a), (1b), (1
c) …… and the terminal (1a) is the chip enable terminal ▲
▼, terminal (1b) is output enable terminal ▲
▼ The terminal (1a) is connected to the memory control circuit (4) via the input buffer circuit (2), and the terminal (1b) is connected to the memory control circuit (4) via the input buffer circuit (3). To do. In this case, the input buffer circuit (2) is a circuit in which the inverter gates (2a) and (2b) are connected in series. The input buffer circuit (3) is a circuit in which a NOR gate (3a) and an inverter gate (3b) are connected in series, and the terminal (1b) is connected to the NOR gate (3).
a) is connected to one input side, and the output side of the input buffer circuit (2) is connected to the other input side of the NOR gate (3a). Although not shown, the other terminal of the memory device (1) is also connected to the memory control circuit (4) via a predetermined buffer circuit.
そして、このメモリ制御回路（４）は、信号記憶部で
あるメモリセル部（５）とバスラインを介して接続して
あり、各端子（1a），（1b）……に得られる信号を基
に、このメモリ制御回路（４）がメモリセル部（５）へ
の記憶データの入出力を制御する。このとき、チップイ
ネーブル端子（1a）にハイレベル信号“1"が供給される
ときには、アウトプットイネーブル端子（1b）等の他の
端子に得られる信号がメモリ制御回路（４）側に供給さ
れない様にしてある。即ち、アウトプットイネーブル端
子（1b）の場合、入力バッファ回路（３）のNORゲート
（3a）の他方の入力側に、入力バッファ回路（２）を介
したチップイネーブル端子（1a）からのハイレベル信号
“1"が供給されると、このNORゲート（3a）の出力信号
は端子（1b）の信号状態にかかわらず常にローレベル信
号“0"となり、メモリ制御回路（４）には一定の信号が
供給される様になる。The memory control circuit (4) is connected to the memory cell section (5), which is a signal storage section, via a bus line, and is based on the signals obtained at the terminals (1a), (1b). In addition, the memory control circuit (4) controls input / output of stored data to / from the memory cell section (5). At this time, when the high level signal "1" is supplied to the chip enable terminal (1a), signals obtained at other terminals such as the output enable terminal (1b) are not supplied to the memory control circuit (4) side. I am doing it. That is, in the case of the output enable terminal (1b), the high level from the chip enable terminal (1a) via the input buffer circuit (2) is applied to the other input side of the NOR gate (3a) of the input buffer circuit (3). When the signal "1" is supplied, the output signal of the NOR gate (3a) is always the low level signal "0" regardless of the signal state of the terminal (1b), and the memory control circuit (4) outputs a constant signal. Will be supplied.
そして本例においては、アウトプットイネーブル端子
（1b）に得られる信号と入力バッファ回路（２）が出力
する信号とを、フラッシュクリヤ駆動回路（10）に供給
する。即ち、アウトプットイネーブル端子（1b）を、３
入力NORゲート（12）の第１の入力側に接続する。ま
た、入力バッファ回路（２）の出力側を、複数のインバ
ータゲート（11a），（11b）を直列接続してなる遅延回
路（11）の入力側に接続し、この遅延回路（11）の出力
側を３入力NORゲート（12）の第２の入力側に接続す
る。さらにまた、入力バッファ回路（２）の出力側を、
インバータゲート（13）を介して３入力NORゲート（1
2）の第３の入力側に接続する。そして、この３入力NOR
ゲート（12）の出力側を、インバータゲート（14）を介
してカウンタ（15）のカウント信号入力端子CLKに接続
する。また、入力バッファ回路（２）の出力側を、直接
カウンタ（15）のリセット信号入力端子▲▼に接
続する。In this example, the signal obtained at the output enable terminal (1b) and the signal output from the input buffer circuit (2) are supplied to the flash clear drive circuit (10). That is, set the output enable terminal (1b) to 3
Connect to the first input side of the input NOR gate (12). Further, the output side of the input buffer circuit (2) is connected to the input side of a delay circuit (11) formed by connecting a plurality of inverter gates (11a) and (11b) in series, and the output of this delay circuit (11) Connect the side to the second input side of the 3-input NOR gate (12). Furthermore, the output side of the input buffer circuit (2) is
3-input NOR gate (1 via inverter gate (13)
Connect to the 3rd input side of 2). And this 3-input NOR
The output side of the gate (12) is connected to the count signal input terminal CLK of the counter (15) via the inverter gate (14). Further, the output side of the input buffer circuit (2) is directly connected to the reset signal input terminal ▲ ▼ of the counter (15).
このカウンタ（15）は、リセット信号入力端子▲
▼に得られる信号がハイレベル信号“1"である間に、
カウント信号入力端子CLKに得られるパルス信号をカウ
ントする回路で、このパルス信号の供給毎に反転する出
力端子Q1と、この出力端子Q1に得られる信号の立ち下が
り毎に反転する出力端子Q2とを備える。そして、双方の
出力端子Q1及びQ2を、NANDゲート（16）の一方及び他方
の入力側に接続し、このNANDゲート（16）の出力側を、
フラッシュクリヤ回路（17）の起動信号入力端子に接続
する。This counter (15) has a reset signal input terminal ▲
While the signal obtained at ▼ is a high level signal “1”,
Count signal input terminal A circuit that counts the pulse signal obtained at CLK, an output terminal Q 1 that is inverted each time this pulse signal is supplied, and an output terminal Q that is inverted every time the signal obtained at this output terminal Q 1 falls 2 and. Then, both output terminals Q 1 and Q 2 are connected to one and the other input sides of the NAND gate (16), and the output side of this NAND gate (16) is
Connect to the start signal input terminal of the flash clear circuit (17).
このフラッシュクリヤ回路（17）は、起動信号入力端
子に起動信号が供給されると、メモリセル部（５）に一
斉消去信号を供給し、メモリセル部（５）の全てのエリ
アの記憶データをデータ“0"にさせる。This flash clear circuit (17), when the activation signal is supplied to the activation signal input terminal, supplies a simultaneous erase signal to the memory cell section (5) to store the data stored in all areas of the memory cell section (5). Make data “0”.
次に、本例のメモリ装置によりフラッシュクリヤ回路
（17）を作動させる際の動作について説明すると、ま
ず、起動時に後述する所定の信号を出力する起動装置
（20）を、メモリ装置（１）のチップイネーブル端子
（1a）及びアウトプットイネーブル端子（1b）に接続す
る。この起動装置（20）はトリガ信号入力端子（21）に
トリガ信号が供給されると、第２図Ａに示す如く期間t0
の間にハイレベル信号“1"となるウインドパルス信号Ｗ
をチップイネーブル端子（1a）に供給すると共に、この
ウインドパルス信号Ｗが得られる間に第２図Ｃに示す如
きパルス信号Ｐを３回アウトプットイネーブル端子（1
b）に供給する。Next, the operation when the flash clear circuit (17) is activated by the memory device of this example will be described. First, the activation device (20) that outputs a predetermined signal to be described later at the time of activation is installed in the memory device (1). Connect to the chip enable terminal (1a) and output enable terminal (1b). When the trigger signal is supplied to the trigger signal input terminal (21), the starting device (20) has a period t 0 as shown in FIG. 2A.
Wind pulse signal W which becomes high level signal "1" during
Is supplied to the chip enable terminal (1a), and the pulse signal P as shown in FIG. 2C is output three times while the window pulse signal W is obtained.
Supply to b).
このウインドパルス信号Ｗがチップイネーブル端子
（1a）に供給されると、入力バッファ回路（２）を介し
てフラッシュクリヤ起動回路（10）のカウンタ（15）の
リセット信号入力端子▲▼にこのウインドパルス
信号Ｗが入力し、このウインドパルス信号Ｗが得られる
間、カウンタ（15）がカウント信号入力端子CLKに得ら
れるパルス信号をカウントする。When the window pulse signal W is supplied to the chip enable terminal (1a), the window pulse is supplied to the reset signal input terminal ▲ ▼ of the counter (15) of the flash clear starter circuit (10) via the input buffer circuit (2). While the signal W is input and the window pulse signal W is obtained, the counter (15) counts the pulse signal obtained at the count signal input terminal CLK.
そして、アウトプットイネーブル端子（1b）に得られ
るパルス信号Ｐ（第２図Ｃ）と、入力バッファ回路
（２）が出力するウインドパルス信号Ｗを遅延回路（1
1）に所定期間ｄ遅延させた遅延信号（第２図Ｂ）と、
入力バッファ回路（２）が出力するウインドパルス信号
Ｗをインバータゲート（13）により反転させた信号との
否定論理和をNORゲート（12）で得、この否定論理和信
号をインバータゲート（14）により反転させた第２図Ｄ
に示す如き信号が、カウンタ（15）のカウント信号入力
端子CLKに供給される。ここで、ウインドパルス信号Ｗ
がリセット信号入力端子▲▼に得られる間は、カ
ウント信号入力端子CLKには、パルス信号Ｐからわずか
にタイミングがずれたパルス信号Ｐ′（第２図Ｄ）が３
回供給される。このため、このカウンタ（15）が出力す
る信号は、出力端子Q1からはパルス信号Ｐ′の供給毎に
反転する第２図Ｅに示す如き信号となり、出力端子Q2か
らはこの出力端子Q1から出力される信号の立ち下がり毎
に反転する第２図Ｆに示す如き信号となる。そして、こ
のフラッシュクリヤ起動回路（10）から出力される信号
は、双方の出力端子Q1,Q2に得られる信号をNANDゲート
（16）により論理演算した信号となるので、第２図Ｇに
示す如く、３回目のパルス信号Ｐ′が供給されてからウ
インドパルス信号Ｗの遅延信号（第２図Ｂ）が立ち上が
る間だけローレベル信号“0"となる信号が得られ、この
出力信号を起動信号としてフラッシュクリヤ回路（17）
に供給する。Then, the pulse signal P (FIG. 2C) obtained at the output enable terminal (1b) and the window pulse signal W output from the input buffer circuit (2) are delayed by the delay circuit (1
A delayed signal (FIG. 2B) delayed by a predetermined period d to 1),
The NOR gate (12) obtains the NOR of the window pulse signal W output from the input buffer circuit (2) and the signal obtained by inverting the window pulse signal W by the inverter gate (13). Inverted Figure 2D
A signal as shown in is supplied to the count signal input terminal CLK of the counter (15). Where the wind pulse signal W
Is obtained at the reset signal input terminal ▲ ▼, the pulse signal P ′ (FIG. 2D) with a slight timing difference from the pulse signal P is kept at the count signal input terminal CLK.
Supplied twice. Therefore, the signal output from the counter (15) becomes a signal as shown in FIG. 2E which is inverted every time the pulse signal P ′ is supplied from the output terminal Q 1, and from the output terminal Q 2 the output terminal Q is output. The signal output from 1 becomes a signal as shown in FIG. The signal output from the flash clear start-up circuit (10) is a signal obtained by logically operating the signals obtained at both output terminals Q 1 and Q 2 by the NAND gate (16). As shown, a signal which becomes a low level signal "0" is obtained only while the delay signal (FIG. 2B) of the window pulse signal W rises after the third pulse signal P'is supplied, and this output signal is activated. Flash clear circuit as signal (17)
To supply.
この一時的にローレベル信号“0"となる起動信号がフ
ラッシュクリヤ回路（17）に供給されると、このフラッ
シュクリヤ回路（17）が起動されてメモリセル部（５）
に記憶された全てのエリアのデータを“0"にさせる。When the activation signal that temporarily becomes the low level signal "0" is supplied to the flash clear circuit (17), the flash clear circuit (17) is activated and the memory cell section (5) is activated.
The data of all areas stored in is set to "0".
この様に本例のメモリ装置（１）は、通常の動作時に
はメモリ制御回路（４）に所定の信号を供給するチップ
イネーブル端子（1a）及びアウトプットイネーブル（1
b）に、起動装置（20）からのウインドパルス信号Ｗ及
びパルス信号Ｐを供給することにより、フラッシュクリ
ヤ回路（17）が起動されるので、このフラッシュクリヤ
回路（17）の起動用に専用の端子を設ける必要がなく、
それだけ端子の数を減らすことができ、メモリ装置の構
成が簡単になる利益がある。また、起動装置（20）から
メモリ装置（１）に供給するウインドパルス信号Ｗ及び
パルス信号Ｐは、電圧値を他の信号よりも高くする必要
がなく、起動装置（20）として昇圧回路を必要としない
論理回路による簡単な回路構成とすることができる。As described above, the memory device (1) of the present example has a chip enable terminal (1a) for supplying a predetermined signal to the memory control circuit (4) and an output enable (1
By supplying the window pulse signal W and the pulse signal P from the activation device (20) to b), the flash clear circuit (17) is activated, so that it is dedicated to the activation of this flash clear circuit (17). There is no need to provide terminals,
Therefore, the number of terminals can be reduced, and the memory device can be easily configured. The window pulse signal W and the pulse signal P supplied from the activation device (20) to the memory device (1) do not need to have higher voltage values than other signals, and a booster circuit is required as the activation device (20). A simple circuit configuration with a logic circuit that does not
なお、ウインドパルス信号Ｗとパルス信号Ｐとの関係
について第２図を参照して説明すると、ウインドパルス
信号Ｗの得られる期間t0は、パルス信号Ｐの周期t1に対
し以下の関係を保つ様にすれば良い。The relationship between the window pulse signal W and the pulse signal P will be described with reference to FIG. 2. The period t 0 in which the window pulse signal W is obtained has the following relationship with the cycle t 1 of the pulse signal P. You can do it like this.
t0≧nt1 但し、ｎはパルス信号Ｐが得られる回数である。この
パルス信号Ｐの回数ｎは上述例では３回としたが、複数
回であれば良い。また、ウインドパルス信号Ｗの始まり
から１回目のパルス信号Ｐが得られるまでのセットアッ
プ時間ts及び３回目のパルス信号Ｐからウインドパルス
信号Ｗの終端部までのホールド時間tHを多少設けるのが
好ましい。また、遅延回路（11）によりウインドパルス
信号Ｗを遅延させる時間ｄは、 ｄ≧nt1 とする必要があり、この遅延時間ｄをウインドパルス信
号Ｗの期間t0よりも短くすることで、この遅延信号の立
ち上がり時点でカウンタ（15）によるパルス信号のカウ
ントが停止する。この様に設定することで、起動装置
（20）からの信号をフラッシュクリヤ起動回路（10）が
確実に判別して、フラッシュクリヤ回路（17）を起動さ
せることができる。t 0 ≧ nt 1 where n is the number of times the pulse signal P is obtained. The number n of the pulse signals P is three in the above-described example, but may be a plurality of times. Further, it is preferable to provide a setup time t s from the beginning of the window pulse signal W until the first pulse signal P is obtained and a hold time t H from the third pulse signal P to the end portion of the window pulse signal W. preferable. Further, the time d for delaying the window pulse signal W by the delay circuit (11) needs to be d ≧ nt 1, and by making this delay time d shorter than the period t 0 of the window pulse signal W, The counting of the pulse signal by the counter (15) stops at the rising edge of the delay signal. By setting in this way, the flash clear starting circuit (10) can reliably discriminate the signal from the starting device (20) and start the flash clear circuit (17).
なお、起動装置（20）から信号を供給する端子は、電
源端子Vcc及び接地端子GND以外であれば、このメモリ装
置（１）が備える他の端子を選択する様にしても良い。
また、パルス信号Ｐは１個の端子（1b）にだけ供給する
様にしたが、２個以上の端子に同時に供給する様にして
も良い。さらにまた、本発明は上述実施例に限らず、本
発明の要旨を逸脱することなく、その他種々の構成が取
り得ることは勿論である。The terminal for supplying a signal from the activation device (20) may be any other terminal provided in the memory device (1), as long as it is other than the power supply terminal Vcc and the ground terminal GND.
Further, although the pulse signal P is supplied to only one terminal (1b), it may be supplied to two or more terminals simultaneously. Furthermore, the present invention is not limited to the above-described embodiment, and it goes without saying that various other configurations can be adopted without departing from the gist of the present invention.
本発明のメモリ装置によると、専用の端子を必要とし
ない簡単な構成でこのメモリ装置が備えるフラッシュク
リヤ回路を作動させることができる利益がある。According to the memory device of the present invention, there is an advantage that the flash clear circuit included in the memory device can be operated with a simple configuration that does not require a dedicated terminal.
第１図は本発明のメモリ装置の一実施例を示す構成図、
第２図は第１図例の説明に供するタイミング図である。 （１）はメモリ装置、（1a）はチップイネーブル端子、
（1b）はアウトプットイネーブル端子、（５）はメモリ
セル部、（10）はフラッシュクリヤ起動回路、（11）は
遅延回路、（15）はカウンタ、（17）はフラッシュクリ
ヤ回路である。FIG. 1 is a configuration diagram showing one embodiment of a memory device of the present invention,
FIG. 2 is a timing chart for explaining the example of FIG. (1) is a memory device, (1a) is a chip enable terminal,
(1b) is an output enable terminal, (5) is a memory cell section, (10) is a flash clear starting circuit, (11) is a delay circuit, (15) is a counter, and (17) is a flash clear circuit.
Claims (1)
において、 メモリセル部へフラッシュクリア信号を供給するフラッ
シュクリア回路と、 上記メモリセル部へ制御信号を供給するメモリ制御回路
と、 上記フラッシュクリア回路及び上記メモリ制御回路の両
方に接続された第１及び第２の端子とを備え、 該第１及び第２の端子にそれぞれウインドウパルス信号
と所定数のパルス信号を供給するようにし、 上記ウインドウパルス信号がオンしている場合に上記所
定数のパルス信号が供給されたとき上記フラッシュクリ
ア回路を駆動するようにし、 上記ウインドウパルス信号がオフしている場合は上記ウ
インドウパルス信号及び上記パルス信号は上記メモリ制
御回路を駆動するようにした ことを特徴とするメモリ装置。1. A memory device having a flash clear circuit, a flash clear circuit for supplying a flash clear signal to a memory cell portion, a memory control circuit for supplying a control signal to the memory cell portion, the flash clear circuit and the above A first and a second terminal connected to both of the memory control circuits, and a window pulse signal and a predetermined number of pulse signals are supplied to the first and second terminals respectively, and the window pulse signal is When the predetermined number of pulse signals is supplied when it is on, the flash clear circuit is driven, and when the window pulse signal is off, the window pulse signal and the pulse signal are the memory control. A memory device characterized by being adapted to drive a circuit.
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| Publication number | Publication date |
|---|---|
| JPH01194189A (en) | 1989-08-04 |
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