JP2680842B2 - Data processing device - Google Patents
Data processing deviceInfo
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Description
【発明の詳細な説明】 〔産業上の利用分野〕 本発明は，データ処理装置に関し，特に中央処理装置
と記憶装置に対しDMAアクセスを実行するデータ処理装
置に関する。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a data processing device, and more particularly to a data processing device that executes a DMA access to a central processing unit and a storage device.
従来のデータ処理装置に於いては，中央処理装置が発
行するシステムバスアクセス要求と，システムバスから
のDMAアクセスが重なった時の処理としては， （１） システムバスとプロセッサバスのデッドロック
によるバスタイムアウト割込み発生によりシステムバス
の要求処理を再度行う。In the conventional data processor, the processing when the system bus access request issued by the central processing unit and the DMA access from the system bus overlap is as follows: (1) Bus due to deadlock between the system bus and processor bus The system bus request is processed again when a time-out interrupt occurs.
（２） システムバス使用時にはあらかじめバス制御装
置に対してシステムバスの使用許可を得た後，システム
バス要求命令を実行する。(2) When using the system bus, the system controller requests the system controller to use the system bus in advance and then executes the system bus request instruction.
等を行っている。And so on.
しかしながら，上述した（１），（２）の方式では，
中央処理装置の処理，及び入出力装置の処理が低下する
という問題がある。However, in the above methods (1) and (2),
There is a problem that the processing of the central processing unit and the processing of the input / output device are reduced.
本発明の目的は，上述の従来技術による問題点に対
し，データ処理装置のDMAアクセスに於て，強制DMA実行
信号により，中央処理装置のシステムバスアクセス要求
とシステムバスからのDMAアクセス要求が重なった時の
中央処理装置の処理，及び入出力制御装置の処理を向上
させることができるデータ処理装置を提供することにあ
る。The object of the present invention is to solve the above-mentioned problems of the prior art, in the DMA access of the data processing device, the forced DMA execution signal causes the system bus access request of the central processing unit and the DMA access request from the system bus to overlap. Another object of the present invention is to provide a data processing device capable of improving the processing of the central processing unit and the processing of the input / output control device at the time.
本発明によるデータ処理装置は，中央処理装置，記憶
装置，及びシステムバスと接続されたバス制御装置がプ
ロセッサバスにより接続され,DMAアクセスを可能とする
データ処理装置に於いて， 前記バス制御装置は，前記記憶装置に対し前記DMAア
クセスを実行するためのDMAアクセス要求信号を前記中
央処理装置へ送出し， 該DMAアクセス要求信号を受けた中央処理装置は，前
記プロセッサバスを開放し,DMAアクセス許可を指示する
DMAアクセス許可信号を前記バス制御装置へ送出し， 前記中央処理装置からのシステムバスアクセスと前記
バス制御装置からのDMAアクセス要求信号とが重なった
場合，前記バス制御装置は，前記中央処理装置に対し
て，前記プロセッサバスを強制的に開放させ，前記記憶
装置からの応答を総てマスクせしめ，前記バス制御装置
からのDMAアクセス要求信号を優先実行させるための強
制DMA実行信号を前記中央処理装置へ送出することを特
徴とする。A data processing device according to the present invention is a data processing device in which a central processing unit, a storage device, and a bus control device connected to a system bus are connected by a processor bus to enable DMA access. , Sends a DMA access request signal for executing the DMA access to the storage device to the central processing unit, and the central processing unit receiving the DMA access request signal releases the processor bus and permits DMA access. Instruct
When a DMA access permission signal is sent to the bus control unit, and the system bus access from the central processing unit and the DMA access request signal from the bus control unit overlap, the bus control unit sends the signal to the central processing unit. On the other hand, the processor bus is forcibly released, all responses from the storage device are masked, and a forced DMA execution signal for preferentially executing the DMA access request signal from the bus control device is sent to the central processing unit. It is characterized by sending to.
次に本発明について図面を参照して説明する。 Next, the present invention will be described with reference to the drawings.
第１図は本発明の一実施例によるデータ処理装置の構
成を示すブロック図である。FIG. 1 is a block diagram showing the configuration of a data processing device according to an embodiment of the present invention.
中央処理装置10がシステムバス50に対しシステムバス
アクセス要求をプロセッサバス40に発行する。中央処理
装置10のシステムバスアクセス要求はバス制御装置30に
よりシステムバス50の使用権を獲得後実行される。中央
処理装置10はバス制御装置30からの応答を待ち続ける。The central processing unit 10 issues a system bus access request to the processor bus 40 to the system bus 50. The system bus access request of the central processing unit 10 is executed by the bus control unit 30 after acquiring the right to use the system bus 50. The central processing unit 10 continues to wait for a response from the bus control unit 30.
入出力装置60はシステムバス50の使用権を獲得し，バ
ス制御装置30から記憶装置20へDMAアクセスを実行しよ
うとしてDMA要求信号100を出力する。The I / O device 60 acquires the right to use the system bus 50, and outputs the DMA request signal 100 in an attempt to execute a DMA access from the bus control device 30 to the storage device 20.
中央処理装置10は，この時，すでに発行したシステム
バスアクセスの応答が返り次第,DMA許可信号110をバス
制御装置30に対して送りDMAアクセス実行を指示しよう
とするが，システムバス50の使用権はすでに入出力装置
60が獲得している為，システムバスアクセス要求を実行
することが出来ない。At this time, the central processing unit 10 sends a DMA permission signal 110 to the bus control unit 30 to instruct the execution of the DMA access as soon as the response of the already issued system bus access is returned. Is already an input / output device
Since 60 has been acquired, the system bus access request cannot be executed.
この時，バス制御装置30は，中央処理装置10に対して
強制DMA実行信号120を送り，記憶装置20に対しDMAアク
セスを開始する。At this time, the bus control device 30 sends a forced DMA execution signal 120 to the central processing unit 10 to start DMA access to the storage device 20.
強制DMA信号120を受け取った中央処理装置10は，プロ
セッサバス40を開放し，バス上の応答信号に対し全てマ
スクをかける。（ここで言う“バスを開放する”とは，
バスの使用権を破棄し，バスをハイインピーダンス状態
とすることである。） DMAアクセスが終了したバス制御装置30は，入出力装
置60に対しDMAアクセスの終了を報告し，入出力装置60
はシステムバス50の使用権を破棄する。The central processing unit 10 receiving the forced DMA signal 120 opens the processor bus 40 and masks all response signals on the bus. ("To open the bus" here means
This is to cancel the right to use the bus and put it in a high-impedance state. The bus controller 30 that has completed the DMA access reports the completion of the DMA access to the I / O device 60, and
Cancels the right to use the system bus 50.
バス制御装置30は強制DMA実行信号を解除し，システ
ムバス50の使用権を獲得し，中央処理装置10のシステム
バスアクセス要求をシステムバス50に対し発行する。The bus controller 30 releases the forced DMA execution signal, acquires the right to use the system bus 50, and issues a system bus access request for the central processing unit 10 to the system bus 50.
以上説明したように本発明は，中央処理装置のシステ
ムバスアクセス要求とシステムバスからのDMAアクセス
要求が重なった時，強制DMA実行信号によりプロセッサ
バスを中央処理装置から切り離しDMAアクセスを実行さ
せ,DMAアクセス終了後システムバスを中央処理装置が獲
得し，システムバスアクセスを実行する事により，中央
処理装置のシステムバスアクセス処理，及び入出力制御
装置の処理を向上させることが出来る。As described above, according to the present invention, when the system bus access request of the central processing unit and the DMA access request from the system bus overlap, the processor bus is disconnected from the central processing unit by the forced DMA execution signal, and DMA access is executed. After the access is completed, the central processing unit acquires the system bus and executes the system bus access, so that the system bus access processing of the central processing unit and the processing of the input / output control unit can be improved.
第１図は本発明の一実施例によるデータ処理装置の構成
を示すブロック図である。 10……中央処理装置,20……記憶装置,30……バス制御装
置,40……プロセッサバス,50……システムバス,60……
入出力装置,100……DMA要求信号,110……DMA許可信号,1
20……強制DMA実行信号。FIG. 1 is a block diagram showing the configuration of a data processing device according to an embodiment of the present invention. 10 ... Central processing unit, 20 ... Storage device, 30 ... Bus control unit, 40 ... Processor bus, 50 ... System bus, 60 ...
I / O device, 100 ... DMA request signal, 110 ... DMA enable signal, 1
20 …… Forced DMA execution signal.
Claims (1)
スと接続されたバス制御装置がプロセッサバスにより接
続され,DMAアクセスを可能とするデータ処理装置に於い
て， 前記バス制御装置は，前記記憶装置に対し前記DMAアク
セスを実行するためのDMAアクセス要求信号を前記中央
処理装置へ送出し， 該DMAアクセス要求信号を受けた中央処理装置は，前記
プロセッサバスを開放し,DMAアクセス許可を指示するDM
Aアクセス許可信号を前記バス制御装置へ送出し， 前記中央処理装置からのシステムバスアクセスと前記バ
ス制御装置からのDMAアクセス要求信号とが重なった場
合，前記バス制御装置は，前記中央処理装置に対して，
前記プロセッサバスを強制的に開放させ，前記記憶装置
からの応答を総てマスクせしめ，前記バス制御装置から
のDMAアクセス要求信号を優先実行させるための強制DMA
実行信号を前記中央処理装置へ送出することを特徴とす
るデータ処理装置。1. A data processing device in which a central processing unit, a storage device, and a bus control device connected to a system bus are connected by a processor bus to enable DMA access, wherein the bus control device is the storage device. A DMA access request signal for executing the DMA access to the device is sent to the central processing unit, and the central processing unit receiving the DMA access request signal releases the processor bus and instructs DMA access permission. DM
When an A access permission signal is sent to the bus control unit and the system bus access from the central processing unit and the DMA access request signal from the bus control unit are overlapped, the bus control unit sends the signal to the central processing unit. for,
Forced DMA for forcibly releasing the processor bus, masking all responses from the storage device, and executing the DMA access request signal from the bus control device with priority.
A data processing device, which sends an execution signal to the central processing unit.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63189630A JP2680842B2 (en) | 1988-07-30 | 1988-07-30 | Data processing device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63189630A JP2680842B2 (en) | 1988-07-30 | 1988-07-30 | Data processing device |
Publications (2)
| Publication Number | Publication Date |
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| JPH0240755A JPH0240755A (en) | 1990-02-09 |
| JP2680842B2 true JP2680842B2 (en) | 1997-11-19 |
Family
ID=16244511
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63189630A Expired - Fee Related JP2680842B2 (en) | 1988-07-30 | 1988-07-30 | Data processing device |
Country Status (1)
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|---|---|
| JP (1) | JP2680842B2 (en) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2774676B2 (en) * | 1990-07-27 | 1998-07-09 | キヤノン株式会社 | Image forming device |
Family Cites Families (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS62168254A (en) * | 1986-01-20 | 1987-07-24 | Fujitsu Ltd | Bus control system |
-
1988
- 1988-07-30 JP JP63189630A patent/JP2680842B2/en not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0240755A (en) | 1990-02-09 |
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Legal Events
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