JP2677301C

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Publication number: JP2677301C
Authority: JP
Original assignee: Oki Electric Industry Co Ltd
Current assignee: Oki Electric Industry Co Ltd
Publication date: 1999-08-09

Description

【発明の詳細な説明】（産業上の利用分野）本発明は、基板バイアス発生回路及び電圧検出回路等を有する半導体装置に関
するものである。（従来の技術）従来、このような分野の技術としては、特開昭６２−１２１９９６号公報に記
載されるものがあった。以下、その構成を図を用いて説明する。第２図は、従来の半導体装置の一構成例を示す回路図である。この半導体装置は、例えば周辺回路が相補型ＭＯＳトランジスタ（以下、ＣＭ
ＯＳという）回路により構成され、基板バイアス発生回路及び電圧検出回路を内蔵したダイナミック型のランダム・アクセス・メモリ（以下、ＲＡＭという）を
示している。第２図の機能回路１は、メモリセルアレイ、センスアンプ、及びア
ドレスデコーダ等で構成され、それらが半導体基板上に集積回路の形で形成され
ている。機能回路１の半導体基板には、基板バイアス発生回路２から出力される
負のバイアス電圧Ｖｂｂが供給され、タイミング発生回路３から出力される各種
の制御信号φを入力して該機能回路１がデータの読出し動作、あるいは書込み動
作を行う機能を有している。基板バイアス発生回路２及びタイミング発生回路３
には、電圧検出回路４が接続されている。基板バイアス発生回路２は、発振回路１０及び駆動回路２０より構成されてい
る。発振回路１０は、ＰチャネルＭＯＳトランジスタ（以下、ＰＭＯＳという）
及びＮチャネルＭＯＳトランジスタ（以下、ＮＭＯＳという）で構成される奇数
個のインバータ１１，１２，１３を有し、それらがリング状に接続されて一定周
期の信号ＯＳＣを出力する回路である。駆動回路２は、容量２１、ＮＭＯＳ２２
，２３及び接合容量２４を有し、容量２１が信号ＯＳＣとノードＮ１間に接続さ
れ、そのノードＮ１がＮＭＯＳ２２のドレイン及びゲートに接続されると共にＮ
ＭＯＳ２３のソースに接続されている。ＮＭＯＳ２２のソースが接地電位Ｖｓｓ
に接続されると共に、ＮＭＯＳ２３のドレイン及びゲートがバイアス電圧Ｖｂｂ
出力用のノードＮ２に接続され、そのノードＮ２と接地電位Ｖｓｓの間に接合容
量２４が接続されている。タイミング発生回路３は、電圧検出回路４から出力される検出信号Ｓ４に基づ号φを生成する回路である。電圧検出回路４は、負のバイアス電圧Ｖｂｂが一定
値以下になると検出信号Ｓ４を出力する回路であり、ソースがバイアス電圧Ｖbb
に、ゲートが接続電位Ｖｓｓにそれぞれ接続されたＮＭＯＳ３０を有し、そのＮ
ＭＯＳ３０のドレインが高抵抗手段であるＰＭＯＳ３１を介して電源電位Ｖccに
接続されている。以上の構成において、電源電位Ｖｃｃを投入すると、基板バイアス発生回路２
中の発振回路１０から発振信号ＯＳＣが出力される。すると、駆動回路２０の容量２１，２４は、信号ＯＳＣの振幅に合わせてオン，オフ動作するＮＭＯＳ２２
，２３を通して充放電を繰り返し、負のバイアス電圧ＶｂｂをノードＮ２から出
力して機能回路１の半導体基板及び電圧検出回路４へ供給する。電圧検出回路４
では、バイアス電圧Ｖｂｂが負方向へ低下していき、ＮＭＯＳ３０のゲート・ソ
ース間電圧ＶｇｓがそのＮＭＯＳ３０の閾値電圧Ｖｔｈよりも大きくなると、該
ＮＭＯＳ３０がオンする。ＮＭＯＳ３０がオンすると、電源電位ＶｃｃからＰＭ
ＯＳ３１及びＮＭＯＳ３０を通してノードＮ２の方向に電流が流れ、検出信号Ｓ
４が出力されてタイミング発生回路３へ与えられる。これにより、タイミング発
生して機能回路１に供給する。機能回路１は制御信号φにより動作を開始し、デー
タの読出しあるいは書込み動作を行う。この種の装置では、電源投入により基板バイアス発生回路２が動作を開始し、
その回路２から出力されるバイアス電圧Ｖｂｂが所定の負電圧以下に低下するまされるため、基板電位が正電位等にされている不安定状態での機能回路１の動作
が禁止される。これにより、機能回路１における半導体基板中の寄生サイリスタ
素子によるラッチアップの発生を防止できる。（発明が解決しようとする課題）しかしながら、上記構成の半導体装置における電圧検出回路４では、電源投入
後、電源電位ＶｃｃからＰＭＯＳ３１及びＮＭＯＳ３０を通って基板バイアス発
生回路２内のノードＮ２に電流が流れ込むため、負のバイアス電圧Ｖｂｂのレベ
ルが上昇し、それによってバイアス電圧Ｖｂｂが所定の負電位になるのに時間が
かかり、機能回路１内でラッチアップ発生等による誤動作がおこり、それらを解
決することが困難であった。本発明は、前記従来技術が持っていた課題として、安定したバイアス電圧の出
力を阻害し、それによって機能回路に誤動作が生じる点について解決した半導体
装置を提供するものである。（課題を解決するための手段）本発明は前記課題を解決するために、所定の負電位を生成し、生成した前記所定の負電位を第１のノードへと出力する基板バイアス発生回路と、前記第１のノ
ードを介して前記所定の負電位が与えられ前記所定の負電位にバイアスされる半
導体基板と、前記半導体基板上に形成された複数の素子からなる機能回路と、前
記基板バイアス発生回路が生成する所定の負電位を検出し前記機能回路を制御す
るための検出信号を出力する電圧検出回路とを有する半導体装置において、前記
電圧検出回路には前記第１のノードを介して前記所定の負電位が与えられるゲー
ト電極と、接地電位に接続された一方の端子と、第１のＰチャネルＭＯＳトラン
ジスタを介して電源電位に接続された他方の端子とを有するエンハンスメント型
の第２のＰチャネルＭＯＳトランジスタが設けられ、前記ゲート電極に与えられ
る電位が十分負になるまでは前記第１のＰチャネルＭＯＳトランジスタの相互コ
ンダクタンスが前記第２のＰチャネルＭＯＳトランジスタの相互コンダクタンス
に対して大きくなるように設定されている。（作用）本発明によれば、以上のように半導体装置を構成したので、ＰＭＯＳはそのゲ
ート電極に入力される負電位のレベルにより、高抵抗手段側の他方の端子と接地
電位側の一方の端子との間の導通状態が変わり、負電位のレベルに応じた検出信
号を出力する。これにより、電圧検出回路から基板バイアス発生回路へ電流が流
れず、電源投入時における負電位の安定化までの時間が短くなる。従って、前記
課題を解決できるのである。（実施例）第１図は、本発明の実施例を示す半導体装置の回路図であり、従来の第２図中
の要素と同一の要素には同一の符号が付されている。この半導体装置は、従来と同様にダイナミック型ＲＡＭを示し、機能回路１、
基板バイアス発生回路２及びタイミング発生回路３を有すると共に、従来と異な
る構成の電圧検出回路４０を備えている。電圧検出回路４０は、基板バイアス発生回路２から出力される負のバイアス電
圧Ｖｂｂに応じたレベルの検出信号Ｓ４０を出力する回路であり、スイッチ機能
を有するＰＭＯＳ４１と、高抵抗手段であるＰＭＯＳ４２とで構成されている。
ＰＭＯＳ４１のソースは接地電位Ｖｓｓに、ゲートは駆動回路２０のノード（第１のノード）Ｎ２にそれぞれ接続されている。さらにこのＰＭＯＳ４１のドレイ
ンは、タイミング発生回路３に接続されると共に、ゲートを接地電位Ｖｓｓに接
続したＰＭＯＳ４２を介して電源電位Ｖｃｃに接続されている。ここで、ＰＭＯ
Ｓ４１と４２の相互コンダクタンスｇ_mは、バイアス電圧Ｖｂｂが充分な負の電
位になるまではＰＭＯＳ４２の方が大きくなるように設定されている。次に、動作を説明する。電源電位Ｖｃｃを投入すると、基板バイアス発生回路２が動作を開始し、その
回路２内の発振回路１０が一定周期の発振信号ＯＳＣを出力し、その出力信号Ｏ
ＳＣを駆動回路２０に供給する。駆動回路２０では、発振信号ＯＳＣが“Ｈ”レ
ベルの時、容量２１を通してＮＭＯＳ２２がオンし、その容量２１が充電される
。発振信号ＯＳＣが“Ｌ”レベルになると、容量２１を通してノードＮ１が負電
位となり、ＮＭＯＳ２３がオンしてノードＮ１上の負電位が接合容量２４に伝え
られる。このように発振信号ＯＳＣの振幅に合わせて容量２１，２４が充放電を
繰り返し、ノードＮ２上のバイアス電圧Ｖｂｂが負方向へ低下していく。バイアス電圧Ｖｂｂが所定の負電位以下になるまでは、電圧検出回路４０のＰ
ＭＯＳ４１がオフ状態になっているため、電源電位ＶｃｃからＰＭＯＳ４２を通
してタイミング発生回路３へ出力される検出信号Ｓ４０のレベルが電源電位Ｖcc
に追随していく。バイアス電圧Ｖｂｂが徐々に負方向に低下していくと、ＰＭＯ
Ｓ４１の相互コンダクタンスｇ_mが大きくなってそのＰＭＯＳ４１のドレインか
らソースに向けて電流が流れ、検出信号Ｓ４０のレベルが接地電位Ｖｓｓへと変
化していく。検出信号Ｓ４０が接地電位Ｖｓｓレベルになると、タイミング発生して機能回路１に供給する。機能回路１は制御信号φにより動作を開始し、デー
タの読出しあるいは書込み動作を行う。本実施例では、バイアス電圧Ｖｂｂを電圧検出回路４０中のＰＭＯＳ４１のゲ
ートに供給しているので、電圧検出回路４０から基板バイアス発生回路２中のノ
ードＮ２へ電流が流れない。そのため、ノードＮ２上のバイアス電圧Ｖｂｂは、
電源投入後、急速に所定の負電位まで低下するため、機能回路１における半導体
基板中のラッチアップの発生等の誤動作を簡単な回路で的確に防止できる。第３図は、本発明の他の実施例を示す半導体装置の回路図であり、第１図中の
要素と同一の要素には同一の符号が付されている。この半導体装置では、半導体基板上に形成される機能回路１００を、スタティ
ック型ＲＡＭや読出し専用メモリ（ＲＯＭ）等の他のメモリで構成したり、ある
いは信号処理回路等で構成し、第１図と同一の電圧検出回路４０を用いてその検
出信号Ｓ４０で直接に該機能回路１００の動作を制御するようにしている。この
ような構成にしても、第１図の実施例とほぼ同様の利点が得られる。なお、本発明は図示の実施例に限定されず、種々の変形が可能である。その変
形例としては、例えば次のようなものがある。（ａ）電圧検出回路４０において、ＰＭＯＳ４２は高抵抗ポリシリコン層やＮ
ＭＯＳ等の他の高抵抗手段で置き換えてもよい。また、ＰＭＯＳ４１のドレイン
にバッファを接続し、そのバッファによって検出信号Ｓ４０の駆動能力を向上さ
せるようにしてもよい。（ｂ）基板バイアス発生回路２は、第１図以外の回路で構成することも可能で
ある。（発明の効果）以上詳細に説明したように、本発明によれば、電圧検出回路のＰＭＯＳのゲー
ト電極に所定の負電位を供給する構成にしたので、電圧検出回路から基板バイア
ス発生回路へ電流が流れない。そのため、電源投入時において負電位を急速に所
定レベルにすることが可能となる。従って、電源投入時における負電位が安定し
、ラッチアップの発生等による誤動作を的確に防止でき、簡単な回路で機能回路
の安定した動作が得られる。Description: TECHNICAL FIELD The present invention relates to a semiconductor device having a substrate bias generation circuit, a voltage detection circuit, and the like. (Prior Art) Conventionally, as a technique in such a field, there has been a technique described in Japanese Patent Application Laid-Open No. 62-121996. Hereinafter, the configuration will be described with reference to the drawings. FIG. 2 is a circuit diagram showing one configuration example of a conventional semiconductor device. In this semiconductor device, for example, a peripheral circuit has a complementary MOS transistor (hereinafter, CM).
2 shows a dynamic random access memory (hereinafter, referred to as a RAM) which is configured by a circuit and includes a substrate bias generation circuit and a voltage detection circuit. 2 is composed of a memory cell array, a sense amplifier, an address decoder, and the like, which are formed on a semiconductor substrate in the form of an integrated circuit. The semiconductor substrate of the functional circuit 1 is supplied with a negative bias voltage Vbb output from the substrate bias generating circuit 2 and receives various control signals φ output from the timing generating circuit 3 so that the functional circuit 1 Has a function of performing a read operation or a write operation. Substrate bias generation circuit 2 and timing generation circuit 3
Is connected to a voltage detection circuit 4. The substrate bias generation circuit 2 includes an oscillation circuit 10 and a drive circuit 20. The oscillation circuit 10 includes a P-channel MOS transistor (hereinafter, referred to as a PMOS).
And an odd number of inverters 11, 12, and 13 composed of N-channel MOS transistors (hereinafter referred to as NMOS), which are connected in a ring to output a signal OSC having a constant period. The drive circuit 2 includes a capacitor 21 and an NMOS 22
, 23 and a junction capacitor 24. The capacitor 21 is connected between the signal OSC and the node N1, and the node N1 is connected to the drain and the gate of the NMOS 22 and the node N1.
It is connected to the source of MOS23. The source of the NMOS 22 is connected to the ground potential Vss.
And the drain and gate of the NMOS 23 are connected to the bias voltage Vbb.
It is connected to an output node N2, and a junction capacitor 24 is connected between the node N2 and the ground potential Vss. The timing generation circuit 3 is based on a detection signal S4 output from the voltage detection circuit 4. This is a circuit for generating the signal φ. The voltage detection circuit 4 is a circuit that outputs a detection signal S4 when the negative bias voltage Vbb falls below a certain value.
The NMOS 30 whose gate is connected to the connection potential Vss, respectively.
The drain of the MOS 30 is connected to the power supply potential Vcc via the PMOS 31 which is a high resistance means. In the above configuration, when the power supply potential Vcc is applied, the substrate bias generation circuit 2
An oscillation signal OSC is output from the oscillation circuit 10 inside. Then, the capacitors 21 and 24 of the drive circuit 20 are turned on and off according to the amplitude of the signal OSC.
, 23 are repeated, and a negative bias voltage Vbb is output from the node N2 and supplied to the semiconductor substrate of the functional circuit 1 and the voltage detection circuit 4. Voltage detection circuit 4
Then, when the bias voltage Vbb decreases in the negative direction and the gate-source voltage Vgs of the NMOS 30 becomes higher than the threshold voltage Vth of the NMOS 30, the NMOS 30 turns on. When the NMOS 30 is turned on, the power supply potential Vcc
A current flows in the direction of the node N2 through the OS 31 and the NMOS 30, and the detection signal S
4 is output and applied to the timing generation circuit 3. This allows timing generation And supplies it to the functional circuit 1. The functional circuit 1 starts operation in response to a control signal φ, and performs a data read or write operation. In this type of device, the substrate bias generation circuit 2 starts operating when the power is turned on,
Until the bias voltage Vbb output from the circuit 2 falls below a predetermined negative voltage. Therefore, the operation of the functional circuit 1 in an unstable state in which the substrate potential is set to a positive potential or the like is prohibited. As a result, occurrence of latch-up due to the parasitic thyristor element in the semiconductor substrate in the functional circuit 1 can be prevented. (Problem to be Solved by the Invention) However, in the voltage detection circuit 4 in the semiconductor device having the above configuration, after power is turned on, a current flows from the power supply potential Vcc to the node N2 in the substrate bias generation circuit 2 through the PMOS 31 and the NMOS 30. Therefore, the level of the negative bias voltage Vbb rises, whereby it takes time for the bias voltage Vbb to reach a predetermined negative potential, and malfunction occurs due to occurrence of latch-up or the like in the functional circuit 1 to solve them. Was difficult. An object of the present invention is to provide a semiconductor device that solves the problem of the prior art that the output of a stable bias voltage is hindered, thereby causing a malfunction in a functional circuit. (Means for Solving the Problems) In order to solve the above problems, the present invention provides a substrate bias generation circuit that generates a predetermined negative potential and outputs the generated predetermined negative potential to a first node; A semiconductor substrate to which the predetermined negative potential is applied via the first node and biased to the predetermined negative potential, a functional circuit including a plurality of elements formed on the semiconductor substrate, A voltage detection circuit that detects a predetermined negative potential generated by the circuit and outputs a detection signal for controlling the functional circuit, wherein the voltage detection circuit has the predetermined node via the first node. Having a gate electrode to which a negative potential is applied, one terminal connected to the ground potential, and the other terminal connected to the power supply potential via the first P-channel MOS transistor. And a transconductance of the first P-channel MOS transistor is set so that a mutual conductance of the second P-channel MOS transistor is maintained until the potential applied to the gate electrode becomes sufficiently negative. It is set to be larger than the conductance. (Operation) According to the present invention, since the semiconductor device is configured as described above, the PMOS is connected to the other terminal on the high resistance means side and one of the ground potential side depending on the level of the negative potential input to the gate electrode. And the state of conduction between the terminals changes, and a detection signal corresponding to the level of the negative potential is output. As a result, no current flows from the voltage detection circuit to the substrate bias generation circuit, and the time required to stabilize the negative potential when the power is turned on is reduced. Therefore, the above problem can be solved. (Embodiment) FIG. 1 is a circuit diagram of a semiconductor device showing an embodiment of the present invention, and the same reference numerals are given to the same elements as those in FIG. This semiconductor device shows a dynamic RAM as in the prior art, and a functional circuit 1
It has a substrate bias generation circuit 2 and a timing generation circuit 3 and a voltage detection circuit 40 having a configuration different from the conventional one. The voltage detection circuit 40 is a circuit that outputs a detection signal S40 having a level corresponding to the negative bias voltage Vbb output from the substrate bias generation circuit 2, and includes a PMOS 41 having a switching function and a PMOS 42 as high resistance means. It is configured.
The source of the PMOS 41 is connected to the ground potential Vss, and the gate is connected to the node (first node) N2 of the drive circuit 20, respectively. Further, the drain of the PMOS 41 is connected to the timing generation circuit 3 and to the power supply potential Vcc via the PMOS 42 whose gate is connected to the ground potential Vss. Where PMO
S41 and 42 the transconductance g _m of until the bias voltage Vbb is sufficiently negative potential is set so that towards the PMOS42 increases. Next, the operation will be described. When the power supply potential Vcc is turned on, the substrate bias generation circuit 2 starts operating, and the oscillation circuit 10 in the circuit 2 outputs an oscillation signal OSC having a fixed period, and the output signal O
The SC is supplied to the drive circuit 20. In the drive circuit 20, when the oscillation signal OSC is at "H" level, the NMOS 22 is turned on through the capacitor 21, and the capacitor 21 is charged. When the oscillation signal OSC becomes “L” level, the node N1 becomes a negative potential through the capacitor 21, the NMOS 23 is turned on, and the negative potential on the node N1 is transmitted to the junction capacitor 24. As described above, the capacitors 21 and 24 repeatedly charge and discharge in accordance with the amplitude of the oscillation signal OSC, and the bias voltage Vbb on the node N2 decreases in the negative direction. Until the bias voltage Vbb becomes equal to or lower than a predetermined negative potential, P
Since the MOS 41 is off, the level of the detection signal S40 output from the power supply potential Vcc to the timing generation circuit 3 through the PMOS 42 changes to the power supply potential Vcc.
To follow. When the bias voltage Vbb gradually decreases in the negative direction, PMO
S41 transconductance g _m is increased the current flows toward the source from the drain of the PMOS 41, the level of the detection signal S40 is gradually changed to the ground potential Vss. When the detection signal S40 becomes the level of the ground potential Vss, the timing is generated. And supplies it to the functional circuit 1. The functional circuit 1 starts operation in response to a control signal φ, and performs a data read or write operation. In this embodiment, since the bias voltage Vbb is supplied to the gate of the PMOS 41 in the voltage detection circuit 40, no current flows from the voltage detection circuit 40 to the node N2 in the substrate bias generation circuit 2. Therefore, the bias voltage Vbb on the node N2 becomes
After the power is turned on, the potential quickly drops to a predetermined negative potential, so that malfunction such as occurrence of latch-up in the semiconductor substrate in the functional circuit 1 can be accurately prevented by a simple circuit. FIG. 3 is a circuit diagram of a semiconductor device showing another embodiment of the present invention, wherein the same elements as those in FIG. 1 are denoted by the same reference numerals. In this semiconductor device, the functional circuit 100 formed on the semiconductor substrate is constituted by another memory such as a static RAM or a read-only memory (ROM), or is constituted by a signal processing circuit or the like. Using the same voltage detection circuit 40, the operation of the functional circuit 100 is directly controlled by the detection signal S40. Even with such a configuration, substantially the same advantages as in the embodiment of FIG. 1 can be obtained. Note that the present invention is not limited to the illustrated embodiment, and various modifications are possible. For example, there are the following modifications. (A) In the voltage detection circuit 40, the PMOS 42 has a high resistance polysilicon layer or N
It may be replaced by another high resistance means such as a MOS. Further, a buffer may be connected to the drain of the PMOS 41, and the driving capability of the detection signal S40 may be improved by the buffer. (B) The substrate bias generation circuit 2 can be constituted by a circuit other than that shown in FIG. (Effects of the Invention) As described in detail above, according to the present invention, since a predetermined negative potential is supplied to the PMOS gate electrode of the voltage detection circuit, the current is supplied from the voltage detection circuit to the substrate bias generation circuit. Does not flow. Therefore, the negative potential can be quickly brought to a predetermined level when the power is turned on. Therefore, the negative potential at the time of turning on the power is stabilized, malfunctions due to the occurrence of latch-up or the like can be accurately prevented, and stable operation of the functional circuit can be obtained with a simple circuit.

【図面の簡単な説明】第１図は本発明の実施例を示す半導体装置の回路図、第２図は従来の半導体装
置の回路図、第３図は本発明の他の実施例を示す半導体装置の回路図である。１，１００……機能回路、２……基板バイアス発生回路、４０……電圧検出回
路、４１，４２……ＰＭＯＳ、Ｓ４０……検出信号、Ｖｂｂ……バイアス電圧。BRIEF DESCRIPTION OF THE DRAWINGS FIG. 1 is a circuit diagram of a semiconductor device showing an embodiment of the present invention, FIG. 2 is a circuit diagram of a conventional semiconductor device, and FIG. 3 is a semiconductor showing another embodiment of the present invention. It is a circuit diagram of a device. 1, 100 functional circuit, 2 substrate bias generating circuit, 40 voltage detecting circuit, 41, 42 PMOS, S40 detection signal, Vbb bias voltage.

Claims

[Claims] 1. A substrate bias generating circuit for generating a predetermined negative potential and outputting the generated predetermined negative potential to a first node; and receiving the predetermined negative potential via the first node and receiving the predetermined negative potential. A semiconductor substrate biased to a potential, a function circuit including a plurality of elements formed on the semiconductor substrate, and a detection for detecting a predetermined negative potential generated by the substrate bias generation circuit and controlling the function circuit A voltage detection circuit that outputs a signal, wherein the voltage detection circuit includes a gate electrode to which the predetermined negative potential is applied via the first node, and one terminal connected to a ground potential. , First P-channel MOS
An enhancement terminal having the other terminal connected to the power supply potential via the transistor.
And a transconductance of the first P-channel MOS transistor is maintained until the potential applied to the gate electrode becomes sufficiently negative. A semiconductor device characterized by being set so as to be large with respect to conductance.