JP2000339962A - Voltage generation circuit - Google Patents

Voltage generation circuit

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JP2000339962A
JP2000339962A JP11154864A JP15486499A JP2000339962A JP 2000339962 A JP2000339962 A JP 2000339962A JP 11154864 A JP11154864 A JP 11154864A JP 15486499 A JP15486499 A JP 15486499A JP 2000339962 A JP2000339962 A JP 2000339962A
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voltage
potential
mosfet
coupled
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Akimitsu Mimura
晃満 三村
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Hitachi Ltd
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Abstract

PROBLEM TO BE SOLVED: To enhance reliability by enhancing power supply margin, particularly stabilizing the rising operation at the time of slow power-up of a dynamic type RAM or the like providing a reference voltage generation circuit including a band gap reference circuit. SOLUTION: A dynamic type RAM or the like comprising a reference voltage generation circuit VRFG including a band gap reference circuit BGRC to generate the predetermined reference voltage VRF based on the external power supply voltage VDD and an interval voltage generation unit including a plurality of internal voltage generation circuits to generate various kinds of interval voltages based on the reference voltage VRF, a reference voltage monitor circuit VMON is provided to continuously set the control signal for more quickly triggering the rise time of a band gap reference circuit to the effective level, namely to the high level until a potential reaches the predetermined value by monitoring the reference voltage VRF when the power switch is turned ON.

Description

【発明の詳細な説明】DETAILED DESCRIPTION OF THE INVENTION

【0001】[0001]

【発明の属する技術分野】この発明は、電圧発生回路に
関し、例えば、バンドギャップリファレンス回路を含み
ダイナミック型RAM等に内蔵される基準電圧発生回路
ならびにその電源マージンの向上に利用して特に有効な
技術に関する。
BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a voltage generating circuit, for example, a reference voltage generating circuit including a bandgap reference circuit and incorporated in a dynamic RAM or the like, and a technique particularly effective for use in improving a power supply margin thereof. About.

【0002】[0002]

【従来の技術】情報蓄積キャパシタ及びアドレス選択M
OSFET(金属酸化物半導体型電界効果トランジス
タ。この明細書では、MOSFETをして絶縁ゲート型
電界効果トランジスタの総称とする)からなるダイナミ
ック型メモリセルが格子配列されてなるメモリアレイを
その基本構成要素とし、外部から供給される外部電源電
圧をもとに各種の内部電圧を生成する内部電圧発生部を
備えるダイナミック型RAM(ランダムアクセスメモ
リ)等の大規模集積回路装置がある。
2. Description of the Related Art Information storage capacitor and address selection M
A memory array in which a dynamic memory cell composed of an OSFET (metal oxide semiconductor type field effect transistor; in this specification, a MOSFET is a generic name of an insulated gate type field effect transistor) is arranged in a lattice, is a basic component thereof. There is a large-scale integrated circuit device such as a dynamic RAM (random access memory) including an internal voltage generator that generates various internal voltages based on an external power supply voltage supplied from the outside.

【0003】一方、温度特性等において安定した出力特
性を有し、その電位変動に対する許容範囲が比較的大き
な外部電源電圧をもとに充分に安定した電位の定電圧を
生成するいわゆるバンドギャップリファレンス回路があ
る。
On the other hand, a so-called bandgap reference circuit which has a stable output characteristic in temperature characteristics and the like and generates a constant voltage of a sufficiently stable potential based on an external power supply voltage having a relatively large allowable range for the potential fluctuation. There is.

【0004】[0004]

【発明が解決しようとする課題】本願発明者等は、この
発明に先立って、内部電圧発生部を備えるダイナミック
型RAMの開発に従事し、次のような問題点に気付い
た。すなわち、このダイナミック型RAMは、バンドギ
ャップリファレンス回路を含み例えば+3.3V(ボル
ト)の外部電源電圧VDDをもとに例えば+1.1Vの
基準電圧VRFを生成する基準電圧発生回路VRFG
と、この基準電圧VRFをもとに各種の内部電圧を生成
する複数の内部電圧生成回路とを含む内部電圧発生部を
備える。
Prior to the present invention, the present inventors engaged in the development of a dynamic RAM having an internal voltage generation unit, and noticed the following problems. That is, the dynamic RAM includes a band gap reference circuit and generates a reference voltage VRF of, for example, +1.1 V based on the external power supply voltage VDD of, for example, +3.3 V (volt).
And an internal voltage generation unit including a plurality of internal voltage generation circuits for generating various internal voltages based on the reference voltage VRF.

【0005】基準電圧発生回路VRFGを構成するバン
ドギャップリファレンス回路BGRCは、例えば図9に
示されるように、互いにミラー結合される3個のPチャ
ンネルMOSFETP3〜P5と、同様にミラー結合さ
れる2個のNチャンネルMOSFETN3及びN4とを
含む。MOSFETN3及びN4のソース側には、その
ベースに所定の定電圧VCSを受けるPNP型のバイポ
ーラトランジスタT1及びT2がそれぞれ設けられ、M
OSFETP5のドレインは、分圧回路を構成する抵抗
R2及びR3ならびにPNP型のバイポーラトランジス
タT3を介して接地電位VSSに結合される。抵抗R2
及びR3の中間点における電位は、基準電圧発生回路V
RFGの出力電圧つまり基準電圧VRFとなる。
The bandgap reference circuit BGRC forming the reference voltage generating circuit VRFG includes, for example, as shown in FIG. 9, three P-channel MOSFETs P3 to P5 mirror-coupled to each other, and two P-channel MOSFETs P3 to P5 similarly mirror-coupled. N-channel MOSFETs N3 and N4. On the source sides of the MOSFETs N3 and N4, PNP-type bipolar transistors T1 and T2 which receive a predetermined constant voltage VCS at their bases are provided, respectively.
The drain of the OSFET P5 is coupled to the ground potential VSS via resistors R2 and R3 constituting a voltage dividing circuit and a PNP-type bipolar transistor T3. Resistance R2
And the potential at the intermediate point between R3 and the reference voltage generation circuit V
The output voltage of the RFG, that is, the reference voltage VRF.

【0006】周知のように、帰還経路を含むバンドギャ
ップリファレンス回路BGRCの立ち上がり、つまり電
源が投入されてから基準電圧VRFの電位が所定値に達
するまでには、例えば数十ms(ミリ秒)程度の長い時
間が必要とされる。また、これに対処する方法として、
電源投入当初、内部ノードVSつまりMOSFETP3
及びN3のドレイン電位を一時的に高くする方法が知ら
れており、本願発明者等も、基準電圧発生回路VRFG
に図8に示されるような基準電圧起動回路PSUCを設
けた。この基準電圧起動回路PSUCは、容量C1の上
部電極が所定の電位にチャージされるまでの間、Pチャ
ンネルMOSFETP2をオン状態として、内部ノード
VSに外部電源電圧VDDを直接印加し、バンドギャッ
プリファレンス回路BGRCの立ち上がり時間を短縮し
ようするものである。
As is well known, the rise of the bandgap reference circuit BGRC including the feedback path, that is, the time from when the power is turned on to when the potential of the reference voltage VRF reaches a predetermined value, is, for example, about several tens ms (milliseconds). Long time is needed. Also, as a way to deal with this,
When power is turned on, the internal node VS, that is, MOSFET P3
And a method of temporarily increasing the drain potential of N3 and N3.
Provided with a reference voltage starting circuit PSUC as shown in FIG. The reference voltage activation circuit PSUC turns on the P-channel MOSFET P2 and directly applies the external power supply voltage VDD to the internal node VS until the upper electrode of the capacitor C1 is charged to a predetermined potential. This is to shorten the rise time of BGRC.

【0007】ところが、図9(a)に示されるように、
外部電源電圧VDDの電位が比較的短時間で基準電位+
3.3Vに達する通常のパワーアップ時は、容量C1の
上部電極がチャージされるまでの時間T1内に基準電圧
VRFの電位が所定値+1.1Vに到達し、ダイナミッ
ク型RAMは正常に動作することができる。しかし、図
9(b)に示されるように、外部電源電圧VDDの電位
が比較的長い時間をかけて基準電位+3.3Vに達する
いわゆるスローパワーアップ時は、所定時間T1が経過
しても外部電源電圧VDDの電位が充分に上昇せず、場
合によっては基準電圧VRFが生成されない状態でダイ
ナミック型RAMが起動される。この結果、ダイナミッ
ク型RAMが正常に動作できず、その電源マージンが低
下して、ダイナミック型RAMの信頼性が損なわれるも
のである。
[0007] However, as shown in FIG.
When the potential of the external power supply voltage VDD is relatively short, the potential of the reference potential +
At the time of normal power-up reaching 3.3 V, the potential of the reference voltage VRF reaches the predetermined value +1.1 V within the time T1 until the upper electrode of the capacitor C1 is charged, and the dynamic RAM operates normally. be able to. However, as shown in FIG. 9B, during the so-called slow power-up in which the potential of the external power supply voltage VDD reaches the reference potential +3.3 V over a relatively long time, even if the predetermined time T1 elapses, The dynamic RAM is started in a state where the potential of the power supply voltage VDD does not sufficiently rise and the reference voltage VRF is not generated in some cases. As a result, the dynamic RAM cannot operate normally, its power margin is reduced, and the reliability of the dynamic RAM is impaired.

【0008】この発明の目的は、バンドギャップリファ
レンス回路を含む基準電圧発生回路を備えるダイナミッ
ク型RAM等の電源マージンを高め、特にスローパワー
アップ時の立ち上がり動作を安定化して、その信頼性を
高めることにある。
An object of the present invention is to increase the power supply margin of a dynamic RAM or the like having a reference voltage generating circuit including a band gap reference circuit, and in particular, to stabilize the rising operation at the time of slow power-up and to enhance its reliability. It is in.

【0009】この発明の前記ならびにその他の目的と新
規な特徴は、この明細書の記述及び添付図面から明らか
になるであろう。
The above and other objects and novel features of the present invention will become apparent from the description of this specification and the accompanying drawings.

【0010】[0010]

【課題を解決するための手段】本願において開示される
発明のうち代表的なものの概要を簡単に説明すれば、次
の通りである。すなわち、バンドギャップリファレンス
回路を含み外部電源電圧をもとに所定の基準電圧を生成
する基準電圧発生回路と、この基準電圧をもとに各種の
内部電圧を生成する複数の内部電圧生成回路とを含む内
部電圧発生部を備えるダイナミック型RAM等におい
て、電源投入時に基準電圧をモニタし、その電位が所定
値に達するまでの間、バンドギャップリファレンス回路
の所定ノードに外部電源電圧を直接印加し、立ち上がり
を速めるための制御信号を連続して有効レベルとする基
準電圧モニタ回路を設ける。
The following is a brief description of an outline of a typical invention among the inventions disclosed in the present application. That is, a reference voltage generating circuit including a band gap reference circuit and generating a predetermined reference voltage based on an external power supply voltage, and a plurality of internal voltage generating circuits generating various internal voltages based on the reference voltage. In a dynamic RAM or the like having an internal voltage generator including a power supply, a reference voltage is monitored at power-on, and an external power supply voltage is directly applied to a predetermined node of a bandgap reference circuit until the potential reaches a predetermined value. A reference voltage monitor circuit for continuously setting a control signal for speeding up the effective level to an effective level.

【0011】上記した手段によれば、スローパワーアッ
プ時も、基準電圧の電位が所定値に達するまでの間は連
続して上記制御信号を有効レベルとし、バンドギャップ
リファレンス回路の所定ノードをハイレベルとして、バ
ンドギャップリファレンス回路ひいては基準電圧の立ち
上がりを速めることができる。この結果、内部電圧発生
部を備えるダイナミック型RAM等の電源マージンを高
め、特にスローパワーアップ時の動作を安定化して、そ
の信頼性を高めることができる。
According to the above-mentioned means, even at the time of slow power-up, the control signal is continuously set to the effective level until the potential of the reference voltage reaches the predetermined value, and the predetermined node of the band gap reference circuit is set to the high level. As a result, it is possible to speed up the rise of the bandgap reference circuit and thus the reference voltage. As a result, it is possible to increase the power supply margin of a dynamic RAM or the like including an internal voltage generation unit, stabilize the operation particularly at the time of slow power-up, and improve its reliability.

【0012】[0012]

【発明の実施の形態】図1には、この発明が適用された
内部電圧発生部VG(電圧発生回路)を内蔵するダイナ
ミック型RAMの一実施例のブロック図が示されてい
る。同図をもとに、まずダイナミック型RAMの構成及
び動作の概要を説明する。なお、図1の各ブロックを構
成する回路素子は、公知のMOSFET集積回路の製造
技術により、単結晶シリコンのような1個の半導体基板
面上に形成される。
FIG. 1 is a block diagram showing one embodiment of a dynamic RAM having a built-in internal voltage generator VG (voltage generating circuit) to which the present invention is applied. First, an outline of the configuration and operation of the dynamic RAM will be described with reference to FIG. The circuit elements constituting each block in FIG. 1 are formed on a single semiconductor substrate surface such as single crystal silicon by a known MOSFET integrated circuit manufacturing technique.

【0013】図1において、この実施例のダイナミック
型RAMは、半導体基板面の大半を占めて配置されるメ
モリアレイMARYをその基本構成要素とする。メモリ
アレイMARYは、図の垂直方向に平行して配置される
所定数のワード線と、水平方向に平行して配置される所
定数組の相補ビット線とを含む。これらのワード線及び
相補ビット線の交点には、情報蓄積キャパシタ及びアド
レス選択MOSFETからなる多数のダイナミック型メ
モリセルが格子配置される。
Referring to FIG. 1, a dynamic RAM of this embodiment has a memory array MARY arranged so as to occupy most of the surface of a semiconductor substrate as its basic component. Memory array MARY includes a predetermined number of word lines arranged in parallel in the vertical direction in the figure, and a predetermined number of sets of complementary bit lines arranged in parallel in the horizontal direction. At the intersections of these word lines and complementary bit lines, a large number of dynamic memory cells composed of information storage capacitors and address selection MOSFETs are arranged in a lattice.

【0014】メモリアレイMARYを構成するワード線
は、XアドレスデコーダXDに結合され、択一的に所定
の選択レベルとされる。このXアドレスデコーダXDに
は、XアドレスバッファXBからi+1ビットの内部ア
ドレス信号X0〜Xiが供給されるとともに、タイミン
グ発生回路TGから内部制御信号XGが供給され、さら
に内部電圧発生部VGからワード線選択電位となる内部
電圧VPP(第1の内部電圧)が供給される。また、X
アドレスバッファXBには、外部のアクセス装置からア
ドレス入力端子A0〜Aiを介してi+1ビットのXア
ドレス信号が時分割的に供給されるとともに、タイミン
グ発生回路TGから所定の内部制御信号XLが供給され
る。なお、内部電圧VPPは、特に制限されないが、例
えば+3.8Vのような比較的絶対値の大きな正電位と
される。
The word lines forming the memory array MARY are connected to an X address decoder XD and are alternatively set to a predetermined selection level. The X address decoder XD is supplied with i + 1 bit internal address signals X0 to Xi from an X address buffer XB, an internal control signal XG from a timing generation circuit TG, and a word line from an internal voltage generation unit VG. An internal voltage VPP (first internal voltage) serving as a selection potential is supplied. Also, X
To the address buffer XB, an i + 1-bit X address signal is supplied from an external access device via address input terminals A0 to Ai in a time-division manner, and a predetermined internal control signal XL is supplied from a timing generation circuit TG. You. The internal voltage VPP is not particularly limited, but is a positive potential having a relatively large absolute value, such as +3.8 V, for example.

【0015】XアドレスバッファXBは、アドレス入力
端子A0〜Aiを介して供給されるXアドレス信号を内
部制御信号XLに従って取り込み、保持するとともに、
これらのXアドレス信号をもとに非反転及び反転信号か
らなる内部アドレス信号X0〜Xiを形成して、Xアド
レスデコーダXDに供給する。また、Xアドレスデコー
ダXDは、内部制御信号XGのハイレベルを受けて選択
的に動作状態となり、内部アドレス信号X0〜Xiをデ
コードして、メモリアレイMARYの対応するワード線
を択一的に内部電圧VPPのような選択レベルとする。
The X address buffer XB captures and holds the X address signal supplied via the address input terminals A0 to Ai according to the internal control signal XL.
Based on these X address signals, internal address signals X0 to Xi composed of non-inverted and inverted signals are formed and supplied to an X address decoder XD. The X address decoder XD is selectively activated in response to the high level of the internal control signal XG, decodes the internal address signals X0 to Xi, and selectively selects a corresponding word line of the memory array MARY. A selection level such as the voltage VPP is set.

【0016】次に、メモリアレイMARYを構成する相
補ビット線は、図の左方においてセンスアンプSAに結
合され、このセンスアンプSAを介してj+1組ずつ選
択的に相補共通データ線CD0*〜CDj*(ここで、
例えば非反転共通データ線CD0T及び反転共通データ
線CD0Bを、合わせて相補共通データ線CD0*のよ
うに*を付して表す。また、それが有効とされるとき選
択的にハイレベルとされるいわゆる非反転信号等につい
ては、その名称の末尾にTを付して表し、それが有効と
されるとき選択的にロウレベルといわゆる反転信号等に
ついては、その名称の末尾にBを付して表す。以下同
様)に接続される。
Next, the complementary bit lines forming the memory array MARY are coupled to a sense amplifier SA on the left side of the figure, and are selectively connected to the complementary common data lines CD0 * to CDj by j + 1 pairs via the sense amplifier SA. *(here,
For example, the non-inverting common data line CD0T and the inverting common data line CD0B are indicated by asterisks like a complementary common data line CD0 *. In addition, a so-called non-inverted signal or the like which is selectively set to a high level when it is made valid is represented by adding a T to the end of its name, and a so-called low level is selectively set to a low level when it is made valid. Inverted signals and the like are indicated by adding a B to the end of their names. Hereinafter the same).

【0017】センスアンプSAには、Yアドレスデコー
ダYDから図示されない所定ビットのビット線選択信号
が供給され、タイミング発生回路TGから内部制御信号
SA及び図示されないPCが供給される。また、Yアド
レスデコーダYDには、YアドレスバッファYBからi
+1ビットの内部アドレス信号Y0〜Yiが供給される
とともに、タイミング発生回路TGから内部制御信号Y
Gが供給される。さらに、YアドレスバッファYBに
は、外部のアクセス装置からアドレス入力端子A0〜A
iを介してi+1ビットのYアドレス信号が時分割的に
供給され、タイミング発生回路TGから内部制御信号Y
Lが供給される。
The sense amplifier SA is supplied with a bit line selection signal of a predetermined bit (not shown) from the Y address decoder YD, and is supplied with an internal control signal SA and a PC (not shown) from the timing generation circuit TG. In addition, the Y address decoder YD supplies the i address buffer YB with i
+ 1-bit internal address signals Y0 to Yi are supplied, and an internal control signal Y
G is supplied. Furthermore, the Y address buffer YB has address input terminals A0 to A
i, a (i + 1) -bit Y address signal is supplied in a time-division manner, and an internal control signal Y
L is supplied.

【0018】YアドレスバッファYBは、アドレス入力
端子A0〜Aiを介して供給されるi+1ビットのYア
ドレス信号を内部制御信号YLに従って取り込み、保持
するとともに、これらのYアドレス信号をもとに非反転
及び反転信号からなる内部アドレス信号Y0〜Yiを形
成して、YアドレスデコーダYDに供給する。また、Y
アドレスデコーダYDは、内部制御信号YGのハイレベ
ルを受けて選択的に動作状態となり、Yアドレスバッフ
ァYBから供給される内部アドレス信号Y0〜Yiをデ
コードして、センスアンプSAに対する上記ビット線選
択信号の対応するビットを択一的にハイレベルの選択レ
ベルとする。
The Y address buffer YB takes in and holds the (i + 1) -bit Y address signal supplied via the address input terminals A0 to Ai in accordance with the internal control signal YL, and non-inverts based on these Y address signals. And an internal address signal Y0-Yi composed of an inverted signal and supplied to the Y address decoder YD. Also, Y
The address decoder YD is selectively activated in response to the high level of the internal control signal YG, decodes the internal address signals Y0 to Yi supplied from the Y address buffer YB, and outputs the bit line selection signal to the sense amplifier SA. Is alternatively set to a high-level selection level.

【0019】センスアンプSAは、メモリアレイMAR
Yの各相補ビット線に対応して設けられる所定数の単位
回路を含み、これらの単位回路のそれぞれは、一対のC
MOS(相補型MOS)インバータが交差結合されてな
る単位増幅回路と、Nチャンネル型の3個のプリチャー
ジMOSFETが直並列結合されてなるビット線プリチ
ャージ回路と、Nチャンネル型の一対のスイッチMOS
FETとをそれぞれ含む。このうち、各単位回路の単位
増幅回路は、ダイナミック型RAMが選択状態とされ内
部制御信号SAがハイレベルとされることで選択的にか
つ一斉に動作状態となり、メモリアレイMARYの選択
ワード線に結合される所定数のメモリセルから対応する
相補ビット線を介して出力される微小読み出し信号をそ
れぞれ増幅して、ハイレベル又はロウレベルの2値読み
出し信号とする。
The sense amplifier SA is connected to the memory array MAR
Y includes a predetermined number of unit circuits provided corresponding to respective complementary bit lines of Y. Each of these unit circuits includes a pair of C
A unit amplifier circuit in which MOS (complementary MOS) inverters are cross-coupled; a bit line precharge circuit in which three N-channel precharge MOSFETs are connected in series / parallel; and a pair of N-channel switch MOSs
And an FET. Among them, the unit amplifier circuit of each unit circuit is selectively and simultaneously operated by the dynamic RAM being selected and the internal control signal SA being set to the high level, and is connected to the selected word line of the memory array MARY. The small read signals output from the predetermined number of memory cells to be coupled via the corresponding complementary bit lines are respectively amplified to produce high-level or low-level binary read signals.

【0020】一方、各単位回路のビット線プリチャージ
回路を構成するプリチャージMOSFETは、内部制御
信号PCのハイレベルを受けて一斉にオン状態となり、
メモリアレイMARYの対応する相補ビット線の非反転
及び反転信号線を内部電圧VDHのような中間電位にプ
リチャージする。また、各単位回路のスイッチMOSF
ET対は、ビット線選択信号の択一的なハイレベルを受
けてj+1組ずつ選択的にオン状態となり、メモリアレ
イMARYの対応するj+1組の相補ビット線と相補共
通データ線CD0*〜CDj*との間を選択的に接続す
る。
On the other hand, the precharge MOSFETs constituting the bit line precharge circuit of each unit circuit are simultaneously turned on in response to the high level of the internal control signal PC,
The non-inverted and inverted signal lines of the corresponding complementary bit lines of the memory array MARY are precharged to an intermediate potential such as the internal voltage VDH. The switch MOSF of each unit circuit
The ET pair is selectively turned on by j + 1 sets in response to an alternate high level of the bit line selection signal, and the corresponding j + 1 sets of complementary bit lines and complementary common data lines CD0 * to CDj * of the memory array MARY are provided. To selectively connect between

【0021】相補共通データ線CD0*〜CDj*は、
データ入出力回路IOの対応する単位回路に結合され
る。このデータ入出力回路IOには、タイミング発生回
路TGから図示されない内部制御信号WP及びOCが供
給される。
The complementary common data lines CD0 * to CDj * are
The data input / output circuit IO is coupled to a corresponding unit circuit. The data input / output circuit IO is supplied with internal control signals WP and OC (not shown) from the timing generation circuit TG.

【0022】データ入出力回路IOは、相補共通データ
線CD0*〜CDj*に対応して設けられるj+1個の
単位回路を備え、これらの単位回路のそれぞれは、ライ
トアンプ及びメインアンプならびにデータ入力バッファ
及びデータ出力バッファを含む。このうち、各単位回路
を構成するライトアンプの出力端子及びメインアンプの
入力端子は、対応する相補共通データ線CD0*〜CD
j*にそれぞれ共通結合される。また、各単位回路のラ
イトアンプの入力端子は、対応するデータ入力バッファ
の出力端子にそれぞれ結合され、各単位回路のメインア
ンプの出力端子は、対応するデータ出力バッファの入力
端子に結合される。各単位回路を構成するデータ入力バ
ッファの入力端子及びデータ出力バッファの出力端子
は、対応するデータ入出力端子D0〜Djにそれぞれ共
通結合される。各単位回路のライトアンプには、上記内
部制御信号WPが共通に供給され、各単位回路のデータ
出力バッファには、内部制御信号OCが共通に供給され
る。
The data input / output circuit IO includes j + 1 unit circuits provided corresponding to the complementary common data lines CD0 * to CDj *. Each of these unit circuits includes a write amplifier, a main amplifier, and a data input buffer. And a data output buffer. Of these, the output terminals of the write amplifier and the input terminals of the main amplifier that constitute each unit circuit are connected to the corresponding complementary common data lines CD0 * to CD0.
j * are commonly connected. Also, the input terminals of the write amplifier of each unit circuit are respectively coupled to the output terminals of the corresponding data input buffers, and the output terminals of the main amplifier of each unit circuit are coupled to the input terminals of the corresponding data output buffers. The input terminals of the data input buffers and the output terminals of the data output buffers that constitute each unit circuit are commonly coupled to corresponding data input / output terminals D0 to Dj, respectively. The internal control signal WP is commonly supplied to the write amplifier of each unit circuit, and the internal control signal OC is commonly supplied to the data output buffer of each unit circuit.

【0023】データ入出力回路IOの各単位回路のデー
タ入力バッファは、ダイナミック型RAMが書き込みモ
ードで選択状態とされるとき、データ入力端子D0〜D
jを介して供給されるj+1ビットの書き込みデータを
取り込み、対応するライトアンプにそれぞれ伝達する。
このとき、各単位回路のライトアンプは、内部制御信号
WPのハイレベルを受けて選択的に動作状態となり、対
応するデータ入力バッファから伝達される書き込みデー
タを所定の相補書き込み信号とした後、相補共通データ
線CD0*〜CDj*からセンスアンプSAを介してメ
モリアレイMARYの選択されたj+1個のメモリセル
に書き込む。
The data input buffers of the unit circuits of the data input / output circuit IO have data input terminals D0 to D0 when the dynamic RAM is selected in the write mode.
The write data of j + 1 bits supplied via j is taken in and transmitted to the corresponding write amplifier.
At this time, the write amplifier of each unit circuit selectively operates in response to the high level of the internal control signal WP, and sets the write data transmitted from the corresponding data input buffer to a predetermined complementary write signal. Data is written from the common data lines CD0 * to CDj * to the selected j + 1 memory cells of the memory array MARY via the sense amplifier SA.

【0024】一方、データ入出力回路IOの各単位回路
のメインアンプは、ダイナミック型RAMが読み出しモ
ードで選択状態とされるとき、メモリアレイMARYの
選択されたj+1個のメモリセルから相補共通データ線
CD0*〜CDj*を介して出力される2値読み出し信
号をさらに増幅して、対応するデータ出力バッファに伝
達する。このとき、各単位回路のデータ出力バッファ
は、内部制御信号OCのハイレベルを受けて選択的に動
作状態となり、これらの読み出しデータをデータ入出力
端子D0〜Djから外部のアクセス装置に出力する。
On the other hand, when the dynamic RAM is selected in the read mode, the main amplifier of each unit circuit of the data input / output circuit IO is connected to the complementary common data line from the (j + 1) selected memory cells of the memory array MARY. The binary read signal output via CD0 * to CDj * is further amplified and transmitted to the corresponding data output buffer. At this time, the data output buffer of each unit circuit selectively operates in response to the high level of the internal control signal OC, and outputs these read data from the data input / output terminals D0 to Dj to an external access device.

【0025】タイミング発生回路TGは、外部のアクセ
ス装置から起動制御信号として供給されるロウアドレス
ストローブ信号RASB,カラムアドレスストローブ信
号CASBならびにライトイネーブル信号WEBをもと
に、上記各種の内部制御信号等を選択的に形成し、ダイ
ナミック型RAMの各部に供給する。
The timing generation circuit TG generates the above-mentioned various internal control signals and the like based on a row address strobe signal RASB, a column address strobe signal CASB and a write enable signal WEB supplied as a start control signal from an external access device. It is selectively formed and supplied to each part of the dynamic RAM.

【0026】ダイナミック型RAMには、さらに、外部
端子VDDを介して外部電源電圧VDDが供給され、外
部端子VSSを介して接地電位VSSが供給される。ま
た、ダイナミック型RAMは、これらの外部電源電圧V
DD及び接地電位VSSをもとに、内部電圧VPP,V
DL(第2の内部電圧),VDH(第3の内部電圧)な
らびにVBB(第4の内部電圧)を生成する内部電圧発
生部VGを備える。特に制限されないが、外部電源電圧
VDDの電位の中心値は、例えば+3.3Vとされ、そ
の電位変動には±10%程度の比較的大きな許容範囲が
与えられる。また、内部電圧VPPは、その中心電位が
例えば+3.8Vとされ、XアドレスデコーダXDに供
給されてワード線選択電位として用いられる。
The dynamic RAM is further supplied with an external power supply voltage VDD via an external terminal VDD and a ground potential VSS via an external terminal VSS. In addition, the dynamic RAM uses these external power supply voltages V
Based on DD and ground potential VSS, internal voltages VPP, VPP
An internal voltage generator VG that generates DL (second internal voltage), VDH (third internal voltage) and VBB (fourth internal voltage) is provided. Although not particularly limited, the central value of the potential of the external power supply voltage VDD is, for example, +3.3 V, and a relatively large tolerance of about ± 10% is given to the potential fluctuation. The internal potential of the internal voltage VPP is set to, for example, +3.8 V, supplied to the X address decoder XD, and used as a word line selection potential.

【0027】一方、内部電圧VDLは、その中心電位が
例えば+2.2Vとされ、ダイナミック型RAMの各ブ
ロックに供給されて、その論理回路の主たる動作電源等
となる。また、内部電圧VDHは、その中心電位が例え
ば+1.1Vとされ、メモリアレイMARYに供給され
て、これを構成するダイナミック型メモリセルのプレー
ト電位や相補ビット線のプリチャージ電位等となる。さ
らに、内部電圧VBBは、その中心電位が例えば−1.
2Vのような負電位とされ、ダイナミック型RAMの半
導体基板に供給されて、その基板電圧となる。
On the other hand, the internal voltage VDL has a central potential of, for example, +2.2 V, and is supplied to each block of the dynamic RAM to serve as a main operating power supply of the logic circuit. The internal voltage VDH has a central potential of, for example, +1.1 V, and is supplied to the memory array MARY to become a plate potential of a dynamic memory cell constituting the memory array MARY, a precharge potential of a complementary bit line, and the like. Further, the internal voltage VBB has a center potential of, for example, -1.
A negative potential such as 2 V is supplied to the semiconductor substrate of the dynamic RAM and becomes the substrate voltage.

【0028】内部電圧発生部VGは、バンドギャップリ
ファレンス回路を含み外部電源電圧VDDをもとに安定
した電位の基準電圧VRFを生成する基準電圧発生回路
VRFGと、この基準電圧VRFをもとに上記内部電圧
VPP,VDL,VDHならびにVBBをそれぞれ生成
する4個の内部電圧生成回路とを含む。なお、内部電圧
発生部VGの具体的構成については、以下に詳細に説明
する。
The internal voltage generator VG includes a bandgap reference circuit and generates a reference voltage VRF having a stable potential based on the external power supply voltage VDD. And four internal voltage generation circuits for generating internal voltages VPP, VDL, VDH and VBB, respectively. The specific configuration of the internal voltage generator VG will be described in detail below.

【0029】図2には、図1のダイナミック型RAMに
含まれる内部電圧発生部VGの一実施例のブロック図が
示され、図3には、その一実施例の出力特性図が示され
ている。これらの図をもとに、ダイナミック型RAMに
含まれる内部電圧発生部VGの構成及び動作の概要なら
びにその出力特性について説明する。
FIG. 2 is a block diagram of an embodiment of the internal voltage generator VG included in the dynamic RAM of FIG. 1, and FIG. 3 is a diagram showing output characteristics of the embodiment. I have. With reference to these figures, an outline of the configuration and operation of the internal voltage generator VG included in the dynamic RAM and its output characteristics will be described.

【0030】図2において、この実施例の内部電圧発生
部VGは、特に制限されないが、外部電源電圧VDDを
受ける基準電圧発生回路VRFGと、該基準電圧発生回
路VRFGの出力電圧たる基準電圧VRFを共通に受け
る4個の内部電圧生成回路つまりVPP生成回路VPP
G,VDL生成回路VDLG,VDH生成回路VDHG
ならびにVBB生成回路VBBGとを備える。これらの
内部電圧生成回路と基準電圧発生回路VRFGには、チ
ップイニシャライズ回路CPINから、チップ初期設定
のための内部制御信号PUPBが共通に供給される。ま
た、チップイニシャライズ回路CPINとVPP生成回
路VPPG,VDL生成回路VDLGならびにVBB生
成回路VBBGには、外部電源電圧VDDが共通に供給
され、基準電圧発生回路VRFGには、基準電圧モニタ
回路VMONからその出力信号つまり制御信号VMが供
給される。基準電圧モニタ回路VMONには、基準電圧
発生回路VRFGから基準電圧VRFが供給され、VP
P生成回路VPPGには、VDL生成回路VDLGから
内部電圧VDLが供給される。
In FIG. 2, the internal voltage generator VG of this embodiment includes, but is not limited to, a reference voltage generator VRFG receiving the external power supply voltage VDD, and a reference voltage VRF as an output voltage of the reference voltage generator VRFG. Four commonly received internal voltage generation circuits, that is, a VPP generation circuit VPP
G, VDL generation circuit VDLG, VDH generation circuit VDHG
And a VBB generation circuit VBBG. An internal control signal PUPB for chip initial setting is commonly supplied to the internal voltage generation circuit and the reference voltage generation circuit VRFG from the chip initialization circuit CPIN. An external power supply voltage VDD is commonly supplied to the chip initialization circuit CPIN, the VPP generation circuits VPPG, the VDL generation circuit VDLG, and the VBB generation circuit VBBG, and the reference voltage generation circuit VRFG receives the output from the reference voltage monitor circuit VMON. A signal, that is, a control signal VM is supplied. The reference voltage monitor circuit VMON is supplied with the reference voltage VRF from the reference voltage generation circuit VRFG,
The internal voltage VDL is supplied to the P generation circuit VPPG from the VDL generation circuit VDLG.

【0031】ここで、外部電源電圧VDDは、前記のよ
うに、その中心電位を+3.3Vとする正電位とされ、
±10%の比較的大きな電位変動が許容される。
Here, the external power supply voltage VDD is a positive potential whose central potential is +3.3 V, as described above.
Relatively large potential fluctuations of ± 10% are allowed.

【0032】基準電圧発生回路VRFGは、バンドギャ
ップリファレンス回路を含み、電位変動の許容範囲が比
較的大きな外部電源電圧VDDをもとに、+1.1Vの
ような比較的安定した電位の基準電圧VRFを生成し
て、VPP生成回路VPPG,VDL生成回路VDL
G,VDH生成回路VDHGならびにVBB生成回路V
BBGに供給する。なお、基準電圧発生回路VRFGの
具体的回路構成及び動作ならびにその特徴等について
は、後で詳細に説明する。
The reference voltage generation circuit VRFG includes a band gap reference circuit, and has a relatively stable reference voltage VRF of +1.1 V based on the external power supply voltage VDD having a relatively large allowable range of potential fluctuation. Are generated, and VPP generation circuits VPPG and VDL generation circuits VDL are generated.
G, VDH generation circuit VDHG and VBB generation circuit V
Supply to BBG. The specific circuit configuration and operation of the reference voltage generation circuit VRFG and the features thereof will be described later in detail.

【0033】次に、VPP生成回路VPPGは、外部電
源電圧VDD及び基準電圧VRFとVDL生成回路VD
LGの出力電圧たる内部電圧VDLとをもとに、例えば
+3.8Vのような比較的大きな絶対値の内部電圧VP
Pを生成する。また、VDL生成回路VDLGは、外部
電源電圧VDD及び基準電圧VRFをもとに、例えば+
2.2Vのような比較的小さな絶対値の内部電圧VDL
を生成する。一方、VDH生成回路VDHGは、基準電
圧VRFをもとに、例えば+1.1Vのような内部電圧
VDLの二分の一の絶対値の内部電圧VDHを生成す
る。また、VBB生成回路VBBGは、外部電源電圧V
DD及び基準電圧VRFをもとに、例えば−1.2Vの
ような負電位の内部電圧VBBを生成する。
Next, the VPP generation circuit VPPG includes an external power supply voltage VDD, a reference voltage VRF, and a VDL generation circuit VD.
Based on the internal voltage VDL, which is the output voltage of the LG, the internal voltage VP having a relatively large absolute value such as +3.8 V, for example.
Generate P. In addition, the VDL generation circuit VDLG outputs, for example, + based on the external power supply voltage VDD and the reference voltage VRF.
Internal voltage VDL of relatively small absolute value such as 2.2V
Generate On the other hand, the VDH generation circuit VDHG generates an internal voltage VDH having an absolute value of one half of the internal voltage VDL, such as +1.1 V, based on the reference voltage VRF. The VBB generation circuit VBBG outputs the external power supply voltage V
Based on the DD and the reference voltage VRF, a negative potential internal voltage VBB such as -1.2 V is generated.

【0034】特に制限されないが、VPP生成回路VP
PGにより生成される内部電圧VPPは、Xアドレスデ
コーダXDに供給され、主にメモリアレイMARYを構
成するワード線の選択電位として用いられる。また、V
DL生成回路VDLGにより生成される内部電圧VDL
は、その論理回路の主たる動作電源として、周辺回路を
含むダイナミック型RAMの各部に供給される。さら
に、VDH生成回路VDHGにより生成される内部電圧
VDHは、メモリアレイMARYに供給され、ダイナミ
ック型メモリセルのプレート電圧として用いられるとと
もに、センスアンプSAにも供給され、相補ビット線の
プリチャージ電位として用いられる。内部電圧VBB
は、基板電圧としてダイナミック型RAMが形成される
半導体基板ならびにそのN型拡散層内に形成されたP型
ウェル領域に供給される。
Although not particularly limited, the VPP generation circuit VP
The internal voltage VPP generated by the PG is supplied to the X address decoder XD, and is mainly used as a selection potential of a word line included in the memory array MARY. Also, V
Internal voltage VDL generated by DL generation circuit VDLG
Is supplied to each part of the dynamic RAM including peripheral circuits as a main operating power supply of the logic circuit. Further, the internal voltage VDH generated by the VDH generation circuit VDHG is supplied to the memory array MARY and used as a plate voltage of the dynamic memory cell, and is also supplied to the sense amplifier SA to serve as a precharge potential of the complementary bit line. Used. Internal voltage VBB
Is supplied as a substrate voltage to the semiconductor substrate on which the dynamic RAM is formed and the P-type well region formed in the N-type diffusion layer.

【0035】ここで、VPP生成回路VPPGにより生
成される内部電圧VPPは、特に制限されないが、図3
に示されるように、外部電源電圧VDDの電位が所定値
に達するまでの間は、その電位が外部電源電圧VDDの
電位上昇とともに上昇し、例えば外部電源電圧VDDの
電位が+3.6Vとなった時点で、上記+3.8Vの中
心電位を持つものとされる。外部電源電圧VDDの電位
が+4.8Vを超えると、内部電圧VPPの電位は急に
大きくなって外部電源電圧VDDの電位直線に沿って変
化し、外部電源電圧VDDの電位が+4.1Vより低く
なると+3.8Vに対応する穏やかな直線に戻って比較
的安定に推移する。
Here, the internal voltage VPP generated by the VPP generation circuit VPPG is not particularly limited.
As shown in (2), until the potential of the external power supply voltage VDD reaches a predetermined value, the potential increases with the rise of the potential of the external power supply voltage VDD. For example, the potential of the external power supply voltage VDD becomes +3.6 V. At this point, it has the above-mentioned central potential of + 3.8V. When the potential of the external power supply voltage VDD exceeds +4.8 V, the potential of the internal voltage VPP increases rapidly and changes along the potential straight line of the external power supply voltage VDD, and the potential of the external power supply voltage VDD is lower than +4.1 V. Then, it returns to a gentle straight line corresponding to +3.8 V, and changes relatively stably.

【0036】同様に、VDL生成回路VDLG及びVD
H生成回路VDHGにより生成される内部電圧VDL及
びVDHは、外部電源電圧VDDの電位が所定値に達す
るまでの間は、それぞれの電位が外部電源電圧VDDの
電位上昇とともに上昇し、外部電源電圧VDDの電位が
+3.6Vとなった時点で、それぞれ上記+2.2V又
は+1.1Vの中心電位を持つものとされる。外部電源
電圧VDDの電位が+4.8Vを超えると、内部電圧V
DL及びVDHの電位は急に大きくなって外部電源電圧
VDDに平行し又はやや穏やかな電位直線に沿ってそれ
ぞれ変化し、外部電源電圧VDDの電位が+4.1Vよ
り低くなると+2.2V又は+1.1Vに対応する穏や
かな直線に戻って比較的安定に推移する。
Similarly, VDL generation circuits VDLG and VD
The internal voltages VDL and VDH generated by the H generation circuit VDDHG increase with the rise of the external power supply voltage VDD until the potential of the external power supply voltage VDD reaches a predetermined value, and the external power supply voltage VDD Have a central potential of +2.2 V or +1.1 V, respectively, at the point in time when the potential of +3.6 V becomes +3.6 V. When the potential of the external power supply voltage VDD exceeds +4.8 V, the internal voltage V
The potentials of DL and VDH suddenly increase and change in parallel with the external power supply voltage VDD or along a slightly gentle potential straight line, respectively. When the potential of the external power supply voltage VDD becomes lower than +4.1 V, it becomes +2.2 V or +1. It returns to a gentle straight line corresponding to 1 V and changes relatively stably.

【0037】一方、VBB生成回路VBBGにより生成
される内部電圧VBBは、外部電源電圧VDDの電位が
所定値に達するまでの間は、その電位が外部電源電圧V
DDの電位上昇とともに低下し、外部電源電圧VDDの
電位が+3.6Vとなった時点で、上記−1.2Vの中
心電位を持つものとされる。外部電源電圧VDDの電位
が+4.8Vを超えると、内部電圧VBBの電位は例え
ば−1.0Vに固定され、外部電源電圧VDDの電位が
+4.1Vより低くなると−1.2Vに対応する穏やか
な直線に戻って比較的安定な電位となる。
On the other hand, the internal voltage VBB generated by the VBB generation circuit VBBG keeps the external power supply voltage V until the potential of the external power supply voltage VDD reaches a predetermined value.
When the potential of the external power supply voltage VDD decreases to +3.6 V when the potential of DD decreases, the central potential is assumed to be −1.2 V. When the potential of the external power supply voltage VDD exceeds +4.8 V, the potential of the internal voltage VBB is fixed to, for example, -1.0 V. When the potential of the external power supply voltage VDD becomes lower than +4.1 V, the potential corresponding to -1.2 V is reduced. The potential returns to a straight line, and the potential becomes relatively stable.

【0038】図4には、図2の内部電圧発生部VGに含
まれる基準電圧発生回路VRFG及び基準電圧モニタ回
路VMONの一実施例の回路図が示され、図5には、そ
の一実施例の信号波形図が示されている。これらの図を
もとに、この実施例の内部電圧発生部VGに含まれる基
準電圧発生回路VRFG及び基準電圧モニタ回路VMO
Nの具体的構成及び動作ならびにその特徴について説明
する。なお、図4において、そのチャンネルに矢印が示
されるMOSFETはPチャンネル型であり、矢印の付
されないNチャンネルMOSFETと区別して示され
る。
FIG. 4 is a circuit diagram showing one embodiment of the reference voltage generating circuit VRFG and the reference voltage monitoring circuit VMON included in the internal voltage generating section VG of FIG. 2, and FIG. Is shown in FIG. Based on these figures, reference voltage generation circuit VRFG and reference voltage monitor circuit VMO included in internal voltage generation section VG of the present embodiment.
The specific configuration and operation of N and its features will be described. In FIG. 4, the MOSFET whose channel is indicated by an arrow is a P-channel type, and is distinguished from an N-channel MOSFET without an arrow.

【0039】図4において、この実施例の基準電圧発生
回路VRFGは、特に制限されないが、2個のPチャン
ネルMOSFETP1(第6のMOSFET)及びP2
(第8のMOSFET)と、2個のNチャンネルMOS
FETN1(第7のMOSFET)及びN2(第9のM
OSFET)とを含む基準電圧起動回路PSUCと、3
個のPチャンネルMOSFETP3(第2のMOSFE
T),P4(第1のMOSFET)ならびにP5(第3
のMOSFET)と、2個のNチャンネルMOSFET
N3(第4のMOSFET)及びN4(第5のMOSF
ET)と、3個のPNP型バイポーラトランジスタT1
(第1のバイポーラトランジスタ,T2(第2のバイポ
ーラトランジスタ)ならびにT3(第3のバイポーラト
ランジスタ)とを含むバンドギャップリファレンス回路
BGRCとを備える。
In FIG. 4, the reference voltage generating circuit VRFG of this embodiment is not particularly limited, but includes two P-channel MOSFETs P1 (sixth MOSFET) and P2
(Eighth MOSFET) and two N-channel MOSs
FETs N1 (seventh MOSFET) and N2 (ninth M
OSUC) and a reference voltage starting circuit PSUC,
P-channel MOSFETs P3 (the second MOSFET
T), P4 (first MOSFET) and P5 (third MOSFET).
MOSFET) and two N-channel MOSFETs
N3 (fourth MOSFET) and N4 (fifth MOSF
ET) and three PNP-type bipolar transistors T1
(A bandgap reference circuit BGRC including a first bipolar transistor, T2 (second bipolar transistor) and T3 (third bipolar transistor).

【0040】基準電圧発生回路VRFGの基準電圧起動
回路PSUCを構成するMOSFETP1及びP2のソ
ースは、外部電源電圧供給点VDDに結合される。ま
た、MOSFETP1のドレインは、並列形態とされる
容量C1及びMOSFETN1を介して接地電位供給点
VSSに結合され、そのゲートは、バンドギャップリフ
ァレンス回路BGRCを構成するMOSFETP4のゲ
ートに結合される。MOSFETP2のドレインは、バ
ンドギャップリファレンス回路BGRCの所定の内部ノ
ードVSつまりMOSFETN3のドレインに結合さ
れ、そのゲートは、MOSFETN2を介して接地電位
供給点VSSに結合される。MOSFETN1のゲート
は、内部ノードVSに結合され、MOSFETN2のゲ
ートには、基準電圧起動回路PSUCの出力信号つまり
制御信号VMが供給される。
The sources of the MOSFETs P1 and P2 forming the reference voltage start circuit PSUC of the reference voltage generation circuit VRFG are coupled to the external power supply voltage supply point VDD. Further, the drain of the MOSFET P1 is coupled to the ground potential supply point VSS via the capacitor C1 and the MOSFET N1 which are arranged in parallel, and the gate thereof is coupled to the gate of the MOSFET P4 constituting the band gap reference circuit BGRC. The drain of MOSFET P2 is coupled to a predetermined internal node VS of bandgap reference circuit BGRC, that is, the drain of MOSFET N3, and its gate is coupled to ground potential supply point VSS via MOSFET N2. The gate of MOSFET N1 is coupled to internal node VS, and the gate of MOSFET N2 is supplied with the output signal of reference voltage activation circuit PSUC, that is, control signal VM.

【0041】一方、基準電圧発生回路VRFGのバンド
ギャップリファレンス回路BGRCを構成するMOSF
ETP4のソースは外部電源電圧供給点VDDに結合さ
れ、そのゲート及びドレインは共通結合される。これに
より、MOSFETP4はいわゆるダイオード形態とさ
れ、MOSFETP1,P3ならびにP5とともにいわ
ゆるカレントミラー回路を構成する。MOSFETP4
のドレインは、直列形態とされるMOSFETN4及び
抵抗R1(第1の抵抗)を介してトランジスタT2(以
下、バイポーラトランジスタのことを単にトランジスタ
と略称する)のエミッタに結合される。MOSFETN
4は、そのゲートがダイオード形態とされるMOSFE
TN3のゲート及びドレインに結合され、MOSFET
N3とともにカレントミラー回路を構成する。トランジ
スタT2のベースには、ダイナミック型RAMの図示さ
れない定電圧発生回路から所定電位の定電圧VCSが供
給され、そのコレクタは、接地電位供給点VSSに結合
される。
On the other hand, the MOSF forming the band gap reference circuit BGRC of the reference voltage generation circuit VRFG
The source of ETP4 is coupled to the external power supply voltage supply point VDD, and its gate and drain are commonly coupled. Thus, MOSFET P4 is in a so-called diode form, and forms a so-called current mirror circuit together with MOSFETs P1, P3 and P5. MOSFETP4
Is coupled to the emitter of a transistor T2 (hereinafter simply referred to as a bipolar transistor) via a MOSFET N4 and a resistor R1 (first resistor) in a series configuration. MOSFETN
4 is a MOSFET whose gate is in the form of a diode.
MOSFET connected to the gate and drain of TN3
A current mirror circuit is formed together with N3. The base of the transistor T2 is supplied with a constant voltage VCS of a predetermined potential from a constant voltage generating circuit (not shown) of the dynamic RAM, and its collector is coupled to the ground potential supply point VSS.

【0042】バンドギャップリファレンス回路BGRC
を構成するMOSFETP3のソースは、外部電源電圧
供給点VDDに結合され、そのゲートは、上記MOSF
ETP4のゲートにミラー結合される。また、MOSF
ETP3のドレインは、MOSFETN3を介してトラ
ンジスタT1のエミッタに結合され、このMOSFET
N3のゲートは、上記のように、そのドレインに共通結
合されてダイオード形態とされる。トランジスタT1の
ベースには、上記定電圧VCSが供給され、そのコレク
タは、接地電位供給点VSSに結合される。
The band gap reference circuit BGRC
Of the MOSFET P3 is connected to the external power supply voltage supply point VDD, and the gate thereof is connected to the MOSF
It is mirror-coupled to the gate of ETP4. Also, MOSF
The drain of ETP3 is coupled to the emitter of transistor T1 via MOSFET N3,
The gate of N3, as described above, is commonly coupled to its drain to form a diode. The constant voltage VCS is supplied to the base of the transistor T1, and the collector is coupled to the ground potential supply point VSS.

【0043】さらに、バンドギャップリファレンス回路
BGRCを構成するMOSFETP5のソースは、外部
電源電圧供給点VDDに結合され、そのゲートは、上記
MOSFETP4のゲートにミラー結合される。また、
MOSFETP5のドレインは、抵抗R2(第2の抵
抗)を介して回路の出力端子VRFに結合され、この出
力端子VRFは、抵抗R3(第3の抵抗)を介してトラ
ンジスタT3のエミッタに結合される。トランジスタT
3のベースには、上記定電圧VCSが供給され、そのコ
レクタは、接地電位供給点VSSに結合される。
Further, the source of the MOSFET P5 constituting the band gap reference circuit BGRC is coupled to the external power supply voltage supply point VDD, and its gate is mirror-coupled to the gate of the MOSFET P4. Also,
The drain of MOSFET P5 is coupled via a resistor R2 (second resistor) to the output terminal VRF of the circuit, which is coupled via a resistor R3 (third resistor) to the emitter of transistor T3. . Transistor T
The base of 3 is supplied with the constant voltage VCS, and its collector is coupled to the ground potential supply point VSS.

【0044】なお、抵抗R2及びR3は、言わば1個の
可変抵抗を構成するものであって、回路の出力端子VR
Fに結合されるその可変端子は、抵抗R2及びR3の抵
抗比を所定値に設定すべく任意に切り換え可能な構成と
される。
The resistors R2 and R3 constitute one variable resistor, so to speak, the output terminal VR of the circuit.
The variable terminal coupled to F is arbitrarily switchable to set the resistance ratio of resistors R2 and R3 to a predetermined value.

【0045】次に、基準電圧発生回路VRFGの基準電
圧モニタ回路VMONは、特に制限されないが、差動形
態とされる一対のNチャンネルMOSFETN5及びN
6を含む。これらのMOSFETN5及びN6のドレイ
ンは、カレントミラー形態とされる一対のPチャンネル
MOSFETP6及びP7を介して電源電圧供給配線V
DDにそれぞれ結合され、その共通結合されたソース
は、Nチャンネル型の駆動MOSFETN7を介して接
地電位供給点VSSに結合される。
Next, the reference voltage monitor circuit VMON of the reference voltage generation circuit VRFG is not particularly limited, but a pair of N-channel MOSFETs N5 and N
6 inclusive. The drains of these MOSFETs N5 and N6 are connected to a power supply voltage supply wiring V via a pair of P-channel MOSFETs P6 and P7 in a current mirror form.
DD, and their common coupled sources are coupled to the ground potential supply point VSS via an N-channel drive MOSFET N7.

【0046】基準電圧モニタ回路VMONを構成するM
OSFETN6のゲートには、基準電圧発生回路VRF
Gから基準電圧VRFが供給され、MOSFETN5及
びN7のゲートには、外部電源電圧VDDの抵抗R4及
びR5による分圧電圧つまり参照電圧Vrが供給され
る。これにより、MOSFETN5及びN6は、アクテ
ィブ負荷となるMOSFETP6及びP7とともに差動
回路を構成し、参照電位Vrを判定レベルとして基準電
圧VRFのレベル判定を行う。
M constituting reference voltage monitor circuit VMON
The reference voltage generating circuit VRF is connected to the gate of the OSFET N6.
The reference voltage VRF is supplied from G, and the divided voltage of the external power supply voltage VDD by the resistors R4 and R5, that is, the reference voltage Vr is supplied to the gates of the MOSFETs N5 and N7. Thus, the MOSFETs N5 and N6 form a differential circuit together with the MOSFETs P6 and P7 serving as active loads, and perform the level determination of the reference voltage VRF using the reference potential Vr as the determination level.

【0047】基準電圧モニタ回路VMONの差動回路を
構成するMOSFETN5のドレイン電位は、インバー
タV1により論理反転された後、基準電圧モニタ回路V
MONの出力信号つまり制御信号VMとして、基準電圧
発生回路VRFGの基準電圧起動回路PSUCを構成す
るMOSFETN2のゲートに供給される。なお、イン
バータV1は、外部電源電圧VDDをその動作電源とす
る。
After the drain potential of the MOSFET N5 constituting the differential circuit of the reference voltage monitor circuit VMON is logically inverted by the inverter V1, the drain potential of the reference voltage monitor circuit VMON
The output signal of the MON, that is, the control signal VM is supplied to the gate of the MOSFET N2 constituting the reference voltage starting circuit PSUC of the reference voltage generating circuit VRFG. The inverter V1 uses the external power supply voltage VDD as its operation power supply.

【0048】これにより、基準電圧モニタ回路VMON
の出力信号たる制御信号VMは、図5(a)及び(b)
に示されるように、基準電圧VRFの電位が参照電位V
rつまり例えば+1.1Vに対応する電位より低いと
き、外部電源電圧VDDの電位に沿ったハイレベルとさ
れ、基準電圧VRFが参照電位Vrに対応する電位に達
すると、接地電位VSSつまり0Vのようなロウレベル
とされる。
Thus, the reference voltage monitor circuit VMON
The control signal VM, which is the output signal of FIG.
As shown in FIG. 5, the potential of the reference voltage VRF is
When the reference voltage VRF reaches a potential corresponding to the reference potential Vr, when the reference voltage VRF reaches a potential corresponding to the reference potential Vr, for example, the ground potential VSS, that is, 0 V Low level.

【0049】ところで、基準電圧発生回路VRFGのバ
ンドギャップリファレンス回路BGRCでは、周知のよ
うに、ミラー結合されたMOSFETP3及びP4のゲ
ートにおいて、各MOSFET及びトランジスタの温度
特性に依存しない極めて安定した電位の定電圧を得るこ
とができる。この定電圧は、MOSFETP5及びトラ
ンジスタT3とともに出力段を構成する抵抗R2及びR
3によってその電位が分圧された後、基準電圧VRFと
して出力される。
In the bandgap reference circuit BGRC of the reference voltage generating circuit VRFG, as is well known, at the gates of the mirror-coupled MOSFETs P3 and P4, an extremely stable potential constant independent of the temperature characteristics of each MOSFET and transistor. Voltage can be obtained. This constant voltage is generated by the resistors R2 and R2 constituting the output stage together with the MOSFET P5 and the transistor T3.
3, the potential is divided, and then output as a reference voltage VRF.

【0050】一方、バンドギャップリファレンス回路B
GRCは、一種の帰還回路であることから立ち上がりが
遅く、その出力電圧つまり基準電圧VRFの電位が所定
値に達するまでには数十ms程度の比較的長い時間を必
要とする。また、これに対処するための方法として、所
定の内部ノードVSつまりMOSFETP3及びN3の
ドレインに外部電源電圧VDDを直接印加することによ
り、その立ち上がりを100μs(マイクロ秒)程度に
速める方法が知られている。
On the other hand, the band gap reference circuit B
Since GRC is a kind of feedback circuit, its rise is slow, and it takes a relatively long time of about several tens of ms until its output voltage, that is, the potential of the reference voltage VRF reaches a predetermined value. As a method for dealing with this, a method is known in which the external power supply voltage VDD is directly applied to a predetermined internal node VS, that is, the drains of the MOSFETs P3 and N3, so that the rise is accelerated to about 100 μs (microsecond). I have.

【0051】したがって、この実施例の基準電圧発生回
路VRFGは、前記のように、そのドレインが内部ノー
ドVSに結合されたMOSFETP2を含む基準電圧起
動回路PSUCを備え、この基準電圧起動回路は、ダイ
ナミック型RAMの電源投入時、所定時間だけ内部ノー
ドVSに外部電源電圧VDDを直接印加し、バンドギャ
ップリファレンス回路BGRCの立ち上がりを速めるべ
く作用する。
Therefore, the reference voltage generating circuit VRFG of this embodiment includes the reference voltage starting circuit PSUC including the MOSFET P2 whose drain is coupled to the internal node VS as described above. When the power of the type RAM is turned on, the external power supply voltage VDD is directly applied to the internal node VS for a predetermined time, thereby acting to speed up the rise of the band gap reference circuit BGRC.

【0052】すなわち、電源投入時、基準電圧起動回路
PSUCでは、容量C1の上部端子がディスチャージ状
態にありその電位が接地電位VSSのようなロウレベル
であることから、MOSFETP2がオン状態となる。
このため、バンドギャップリファレンス回路BGRCの
内部ノードVSには、基準電圧起動回路PSUCのMO
SFETP2を介して外部電源電圧VDDが直接印加さ
れ、バンドギャップリファレンス回路BGRCの出力電
圧たる基準電圧VRFの電位は、外部電源電圧VDDの
電位上昇にともなって急速に上昇する。
That is, when the power is turned on, in the reference voltage activation circuit PSUC, the upper terminal of the capacitor C1 is in a discharge state and its potential is at a low level such as the ground potential VSS, so that the MOSFET P2 is turned on.
Therefore, the internal node VS of the band gap reference circuit BGRC is connected to the MO of the reference voltage activation circuit PSUC.
The external power supply voltage VDD is directly applied via the SFET P2, and the potential of the reference voltage VRF, which is the output voltage of the bandgap reference circuit BGRC, rapidly rises with the rise of the potential of the external power supply voltage VDD.

【0053】基準電圧起動回路PSUCのMOSFET
P2がオン状態にあるとき、基準電圧起動回路PSUC
では、内部ノードVSのハイレベルを受けてMOSFE
TN1がオン状態となり、MOSFETP1は、バンド
ギャップリファレンス回路BGRCを構成するMOSF
ETP4とのサイズ比に応じた定電流を流す。この定電
流は、MOSFETN1が完全なオン状態にあり、容量
C1の上部端子における電位がMOSFETP1及びN
1のコンダクタンス比に応じた分圧電位に達するまでの
間は、徐々に容量C1にも流され、これをチャージす
る。
MOSFET of reference voltage starting circuit PSUC
When P2 is in the ON state, the reference voltage starting circuit PSUC
In response to the high level of the internal node VS,
TN1 is turned on, and the MOSFET P1 is connected to the MOSF constituting the band gap reference circuit BGRC.
A constant current is applied according to the size ratio with ETP4. This constant current indicates that the potential at the upper terminal of the capacitor C1 is equal to that of the MOSFETs P1 and N
Until the divided potential according to the conductance ratio of 1 is reached, the current is gradually flown to the capacitor C1 to charge it.

【0054】しかし、内部ノードVSの電位がある程度
上昇し、MOSFETN1がオフ状態に近づくと急速に
容量C1に流され、これを受けて容量C1の上部端子に
おける電位が急速に上昇する。そして、容量C1の上部
端子における電位が所定値に達すると、MOSFETP
2がオフ状態となり、バンドギャップリファレンス回路
BGRCの内部ノードVSに対する外部電源電圧VDD
の印加が停止される。この結果、内部ノードVSには、
ダイナミック型RAMの電源が投入されてからMOSF
ETP1及びN1のコンダクタンスと容量C1の静電容
量値とにより決まる所定時間T1だけ外部電源電圧VD
Dが直接印加され、これによってバンドギャップリファ
レンス回路BGRCの立ち上がりが速められる。
However, when the potential of the internal node VS rises to some extent and the MOSFET N1 approaches the off state, the current flows quickly to the capacitor C1, and in response, the potential at the upper terminal of the capacitor C1 rises rapidly. When the potential at the upper terminal of the capacitor C1 reaches a predetermined value, the MOSFET P1
2 is turned off, and the external power supply voltage VDD to the internal node VS of the bandgap reference circuit BGRC is applied.
Is stopped. As a result, the internal node VS has:
MOSF after dynamic RAM power is turned on
External power supply voltage VD for a predetermined time T1 determined by the conductance of ETP1 and N1 and the capacitance value of capacitance C1
D is applied directly, thereby speeding up the rise of the bandgap reference circuit BGRC.

【0055】ところが、バンドギャップリファレンス回
路BGRCの内部ノードVSに電源投入から所定時間T
1だけ直接外部電源電圧VDDを印加する方上記法は、
冒頭で述べたように、スローパワーアップ時、つまり何
らかの理由で電源投入時における外部電源電圧VDDの
電位上昇が遅くなったとき、所定時間T1が経過した後
でも基準電圧VRFが所定値に達せず、ダイナミック型
RAMが正常に動作できなくなって、その信頼性が損な
われるという問題点を抱える。
However, the internal node VS of the bandgap reference circuit BGRC is turned on for a predetermined time T after power-on.
The method of directly applying the external power supply voltage VDD by 1
As described at the beginning, at the time of slow power-up, that is, when the potential of the external power supply voltage VDD at the time of turning on the power is slowed down for some reason, the reference voltage VRF does not reach the predetermined value even after the predetermined time T1 has elapsed. In addition, there is a problem that the dynamic RAM cannot operate normally and its reliability is impaired.

【0056】これに対処するため、本実施例の基準電圧
発生回路VRFGでは、基準電圧起動回路PSUCのM
OSFETP2のゲートと接地電位供給点VSSとの間
に、そのゲートに基準電圧モニタ回路VMONの出力信
号つまり制御信号VMを受けるMOSFETN2が設け
られる。前述のように、基準電圧モニタ回路VMONか
ら出力される制御信号VMは、ダイナミック型RAMの
電源が投入されてから基準電圧発生回路VRFGの出力
電圧たる基準電圧VRFの電位が参照電位Vrに相当す
る所定値に達するまでの間、無条件にハイレベルとされ
る。
In order to cope with this, the reference voltage generation circuit VRFG of the present embodiment employs the M of the reference voltage activation circuit PSUC.
Between the gate of the OSFET P2 and the ground potential supply point VSS, a MOSFET N2 that receives an output signal of the reference voltage monitor circuit VMON, that is, a control signal VM is provided at the gate. As described above, in the control signal VM output from the reference voltage monitor circuit VMON, the potential of the reference voltage VRF, which is the output voltage of the reference voltage generation circuit VRFG after the power of the dynamic RAM is turned on, corresponds to the reference potential Vr. Until the predetermined value is reached, it is unconditionally set to the high level.

【0057】基準電圧モニタ回路VMONの出力信号つ
まり制御信号VMがハイレベルとされる間、基準電圧発
生回路VRFGの基準電圧起動回路PSUCでは、MO
SFETN2がオン状態となり、MOSFETP2のゲ
ート電位が無条件で接地電位VSSのようなロウレベル
とされる。このため、基準電圧VRFが所定値に達する
までの間、MOSFETP2がオン状態となり、バンド
ギャップリファレンス回路BGRCの内部ノードVSに
は直接外部電源電圧VDDが印加され続ける。この結
果、図5(b)のスローパワーアップ時も、バンドギャ
ップリファレンス回路BGRCの立ち上がりを速めるこ
とができ、これによってダイナミック型RAMの電源マ
ージンを高め、その信頼性を高めることができる。
While the output signal of the reference voltage monitor circuit VMON, that is, the control signal VM is kept at a high level, the reference voltage activation circuit PSUC of the reference voltage generation circuit VRFG generates the MO signal.
The SFET N2 is turned on, and the gate potential of the MOSFET P2 is unconditionally set to a low level such as the ground potential VSS. Therefore, until the reference voltage VRF reaches a predetermined value, the MOSFET P2 is turned on, and the external power supply voltage VDD is continuously applied directly to the internal node VS of the band gap reference circuit BGRC. As a result, the rise of the bandgap reference circuit BGRC can be accelerated even at the time of the slow power-up shown in FIG. 5B, whereby the power supply margin of the dynamic RAM can be increased and its reliability can be increased.

【0058】以上の実施例から得られる作用効果は、下
記の通りである。すなわち、 (1)バンドギャップリファレンス回路を含み外部電源
電圧をもとに所定の基準電圧を生成する基準電圧発生回
路と、この基準電圧をもとに各種の内部電圧を生成する
複数の内部電圧生成回路とを含む内部電圧発生部を備え
るダイナミック型RAM等において、電源投入時に基準
電圧をモニタし、その電位が所定値に達するまでの間、
バンドギャップリファレンス回路の立ち上がりを速める
ための制御信号を連続的に有効レベルとする基準電圧モ
ニタ回路を設けることで、スローパワーアップ時も、基
準電圧の電位が所定値に達するまでの間は連続して上記
制御信号を有効レベルとすることができるという効果が
得られる。
The functions and effects obtained from the above embodiments are as follows. That is, (1) a reference voltage generating circuit including a band gap reference circuit and generating a predetermined reference voltage based on an external power supply voltage, and a plurality of internal voltage generating circuits generating various internal voltages based on the reference voltage In a dynamic RAM or the like having an internal voltage generator including a circuit, a reference voltage is monitored at power-on, and until the potential reaches a predetermined value.
By providing a reference voltage monitor circuit that continuously sets the control signal for accelerating the rise of the bandgap reference circuit to an effective level, even during slow power-up, the reference signal is continuously supplied until the potential of the reference voltage reaches a predetermined value. Thus, an effect that the control signal can be set to an effective level can be obtained.

【0059】(2)上記(1)項により、バンドギャッ
プリファレンス回路つまり基準電圧の電源投入時の立ち
上がりを速めることができるという効果が得られる。 (3)上記(1)項及び(2)項により、ダイナミック
型RAM等の電源マージンを高め、特にスローパワーア
ップ時の立ち上がり動作を安定化して、その信頼性を高
めることができるという効果が得られる。
(2) According to the above item (1), an effect is obtained that the rise of the band gap reference circuit, that is, the reference voltage when the power is turned on can be accelerated. (3) According to the above items (1) and (2), there is obtained an effect that the power supply margin of a dynamic RAM or the like can be increased, and particularly, the rising operation at the time of slow power-up can be stabilized and its reliability can be improved. Can be

【0060】以上、本発明者によってなされた発明を実
施例に基づき具体的に説明したが、この発明は、上記実
施例に限定されるものではなく、その要旨を逸脱しない
範囲で種々変更可能であることは言うまでもない。例え
ば、図1において、ダイナミック型RAMのメモリアレ
イMARYは、その直接周辺回路を含めて任意数のメモ
リマットに分割することができる。また、ダイナミック
型RAMは、シェアドセンス方式をとることができる
し、アドレスマルチプレクスをとることを必須条件とも
しない。さらに、ダイナミック型RAMは、任意のブロ
ック構成をとりうるし、起動制御信号及び内部制御信号
等の名称及び有効レベルならびに電源電圧及び各内部電
圧の極性及び絶対値等も、種々の実施形態をとりうる。
Although the invention made by the inventor has been specifically described based on the embodiments, the invention is not limited to the above-described embodiments, and can be variously modified without departing from the gist of the invention. Needless to say, there is. For example, in FIG. 1, the memory array MARY of the dynamic RAM can be divided into an arbitrary number of memory mats including its direct peripheral circuits. In addition, the dynamic RAM can use the shared sense system, and does not require that address multiplexing be performed. Further, the dynamic RAM may have an arbitrary block configuration, and may take various embodiments such as names and effective levels of a start control signal and an internal control signal, and a power supply voltage and a polarity and an absolute value of each internal voltage. .

【0061】図2において、内部電圧発生部VGは、他
に各種の内部電圧を生成する内部電圧生成回路を含むこ
とができる。また、基準電圧モニタ回路VMONは、基
準電圧発生回路VRFGの一部として組み込むことがで
きるし、内部電圧発生部VGのブロック構成や接続形態
等は、種々の実施形態をとりうる。図3において、内部
電圧発生部VGの出力特性はほんの一例であり、本発明
の主旨に制約を与えない。図4において、基準電圧発生
回路VRFGの基準電圧起動回路PSUCは、必ずしも
時間設定用のMOSFETP1及びN1ならびに容量C
1を含むものであることを条件とはしない。基準電圧発
生回路VRFG及び基準電圧モニタ回路VMONの具体
的構成は、この実施例による制約を受けない。図5にお
いて、各部の具体的な電位・時間関係は、本発明の主旨
に制約を与えない。
In FIG. 2, internal voltage generating section VG can include an internal voltage generating circuit for generating various internal voltages. Further, the reference voltage monitor circuit VMON can be incorporated as a part of the reference voltage generation circuit VRFG, and the block configuration and connection form of the internal voltage generation unit VG can take various embodiments. In FIG. 3, the output characteristics of the internal voltage generator VG are only examples, and do not limit the gist of the present invention. In FIG. 4, the reference voltage generation circuit VRFG includes a reference voltage starting circuit PSUC which is not necessarily a MOSFET P1 and N1 for time setting and a capacitor C
It is not a condition that the number includes 1. The specific configurations of the reference voltage generation circuit VRFG and the reference voltage monitor circuit VMON are not restricted by this embodiment. In FIG. 5, the specific potential-time relationship of each part does not limit the gist of the present invention.

【0062】以上の説明では、主として本発明者によっ
てなされた発明をその背景となった利用分野であるダイ
ナミック型RAMに内蔵される内部電圧発生部に適用し
た場合について説明したが、それに限定されるものでは
なく、例えば、内部電圧発生部として単体で形成される
ものや、同様な内部電圧発生部を内蔵する各種のメモリ
集積回路装置及び論理集積回路装置等にも適用できる。
この発明は、少なくともバンドギャップリファレンス回
路を含む電圧発生回路ならびにこのような電圧発生回路
を含む装置又はシステムに広く適用できる。
In the above description, the case where the invention made by the present inventor is mainly applied to the internal voltage generator built in the dynamic RAM, which is the background of the application, has been described. Instead, the present invention can be applied to, for example, a single unit formed as an internal voltage generating unit, or various memory integrated circuit devices and logic integrated circuit devices incorporating a similar internal voltage generating unit.
INDUSTRIAL APPLICABILITY The present invention can be widely applied to a voltage generation circuit including at least a band gap reference circuit, and an apparatus or a system including such a voltage generation circuit.

【0063】[0063]

【発明の効果】本願において開示される発明のうち代表
的なものによって得られる効果を簡単に説明すれば、下
記の通りである。すなわち、バンドギャップリファレン
ス回路を含み外部電源電圧をもとに所定の基準電圧を生
成する基準電圧発生回路と、この基準電圧をもとに各種
の内部電圧を生成する複数の内部電圧生成回路とを含む
内部電圧発生部を備えるダイナミック型RAM等におい
て、電源投入時、基準電圧をモニタし、その電位が所定
値に達するまでの間、バンドギャップリファレンス回路
の立ち上がりを速めるための制御信号を連続的に有効レ
ベルとする基準電圧モニタ回路を設けることで、スロー
パワーアップ時も、基準電圧発生回路により生成される
基準電圧の電位が所定値に達するまでの間は連続して上
記制御信号を有効レベルとして、バンドギャップリファ
レンス回路つまりは基準電圧の立ち上がりを速めること
ができる。この結果、内部電圧発生部を備えるダイナミ
ック型RAM等の電源マージンを高め、特にスローパワ
ーアップ時の立ち上がり動作を安定化して、その信頼性
を高めることができる。
The effects obtained by typical ones of the inventions disclosed in the present application will be briefly described as follows. That is, a reference voltage generating circuit including a band gap reference circuit and generating a predetermined reference voltage based on an external power supply voltage, and a plurality of internal voltage generating circuits generating various internal voltages based on the reference voltage. In a dynamic RAM or the like having an internal voltage generator including a power supply, a reference voltage is monitored at power-on, and a control signal for accelerating the rise of a band gap reference circuit is continuously output until the potential reaches a predetermined value. By providing the reference voltage monitor circuit that sets the effective level, even at the time of slow power-up, the control signal is continuously set to the effective level until the potential of the reference voltage generated by the reference voltage generation circuit reaches a predetermined value. In addition, the band gap reference circuit, that is, the rise of the reference voltage can be accelerated. As a result, it is possible to increase the power supply margin of a dynamic RAM or the like including an internal voltage generation unit, stabilize the rising operation particularly at the time of slow power-up, and improve its reliability.

【図面の簡単な説明】[Brief description of the drawings]

【図1】この発明が適用された内部電圧発生部を含むダ
イナミック型RAMの一実施例を示すブロック図であ
る。
FIG. 1 is a block diagram showing one embodiment of a dynamic RAM including an internal voltage generator to which the present invention is applied.

【図2】図1のダイナミック型RAMに含まれる内部電
圧発生部の一実施例を示すブロック図である。
FIG. 2 is a block diagram showing one embodiment of an internal voltage generator included in the dynamic RAM of FIG. 1;

【図3】図2の内部電圧発生部の一実施例を示す出力特
性図である。
FIG. 3 is an output characteristic diagram showing an embodiment of the internal voltage generator of FIG. 2;

【図4】図2の内部電圧発生部に含まれる基準電圧発生
回路及び基準電圧モニタ回路の一実施例を示す回路図で
ある。
FIG. 4 is a circuit diagram showing one embodiment of a reference voltage generation circuit and a reference voltage monitoring circuit included in the internal voltage generation unit of FIG. 2;

【図5】図4の基準電圧発生回路の一実施例を示す信号
波形図である。
FIG. 5 is a signal waveform diagram showing one embodiment of the reference voltage generating circuit of FIG. 4;

【図6】この発明に先立って本願発明者等が開発したダ
イナミック型RAMの内部電圧発生部に含まれる基準電
圧発生回路の一例を示す回路図である。
FIG. 6 is a circuit diagram showing an example of a reference voltage generation circuit included in an internal voltage generation unit of a dynamic RAM developed by the present inventors prior to the present invention.

【図7】図6の基準電圧発生回路の一例を示す信号波形
図である。
FIG. 7 is a signal waveform diagram illustrating an example of the reference voltage generating circuit of FIG. 6;

【符号の説明】[Explanation of symbols]

MARY……メモリアレイ、XD……Xアドレスデコー
ダ、XB……Xアドレスバッファ、SA……センスアン
プ、YD……Yアドレスデコーダ、YB……Yアドレス
バッファ、IO……データ入出力回路、TG……タイミ
ング発生回路、VG……内部電圧発生部、D0〜Dj…
…入出力データ又はその入出力端子、RASB……ロウ
アドレスストローブ信号又はその入力端子、CASB…
…カラムアドレスストローブ信号又はその入力端子、W
EB……ライトイネーブル信号又はその入力端子、A0
〜Ai……アドレス信号又はその入力端子、VDD……
外部電源電圧又はその入力端子、VSS……接地電位又
はその入力端子、VPP,VDL,VDH,VBB……
内部電圧。CPIN……チップイニシャライズ回路、V
RFG……基準電圧発生回路、VMON……基準電圧モ
ニタ回路、VPPG……VPP生成回路、VDLG……
VDL生成回路、VDHG……VDH生成回路、VBB
G……基板電圧生成回路、VRF……基準電圧、VM…
…基準電圧モニタ回路出力信号。PSUC……基準電圧
起動回路、BGRC……バンドギャップリファレンス回
路、P1〜P7PチャンネルMOSFET、N1〜N7
……NチャンネルMOSFET、T1〜T3……PNP
型バイポーラトランジスタ、V1……CMOSインバー
タ、C1……容量、R1〜R5……抵抗、VCS……ベ
ース電圧、VS……バンドギャップリファレンス回路制
御電圧、Vr……参照電位。T1……制御時間。
MARY ... memory array, XD ... X address decoder, XB ... X address buffer, SA ... sense amplifier, YD ... Y address decoder, YB ... Y address buffer, IO ... data input / output circuit, TG ... ... Timing generation circuit, VG ... Internal voltage generator, D0 to Dj ...
... input / output data or its input / output terminal, RASB ... row address strobe signal or its input terminal, CASB ...
... Column address strobe signal or its input terminal, W
EB: Write enable signal or its input terminal, A0
~ Ai ... address signal or its input terminal, VDD ...
External power supply voltage or its input terminal, VSS ... ground potential or its input terminal, VPP, VDL, VDH, VBB ...
Internal voltage. CPIN: Chip initialize circuit, V
RFG: Reference voltage generation circuit, VMON: Reference voltage monitor circuit, VPPG: VPP generation circuit, VDLG:
VDL generation circuit, VDHG ... VDH generation circuit, VBB
G: substrate voltage generation circuit, VRF: reference voltage, VM
... Reference voltage monitor circuit output signal. PSUC: Reference voltage activation circuit, BGRC: Band gap reference circuit, P1-P7 P-channel MOSFET, N1-N7
... N-channel MOSFET, T1 to T3 ... PNP
Type bipolar transistor, V1 ... CMOS inverter, C1 ... capacitance, R1 to R5 ... resistor, VCS ... base voltage, VS ... band gap reference circuit control voltage, Vr ... reference potential. T1 Control time.

Claims (4)

【特許請求の範囲】[Claims] 【請求項1】 バンドギャップリファレンス回路を含
み、外部から供給される外部電源電圧をもとに所定の基
準電圧を生成する基板電圧発生回路と、 上記基準電圧をもとに所定の内部電圧を生成する内部電
圧生成回路と、 電源投入時、上記基準電圧の電位が所定値に達するまで
の間、上記バンドギャップリファレンス回路の所定ノー
ドに所定電位を与え該バンドギャップリファレンス回路
の立ち上がりを速めるための制御信号を連続的に有効レ
ベルとする基準電圧モニタ回路とを含んでなることを特
徴とする電圧発生回路。
1. A substrate voltage generating circuit including a bandgap reference circuit for generating a predetermined reference voltage based on an external power supply voltage supplied from the outside, and generating a predetermined internal voltage based on the reference voltage An internal voltage generating circuit for controlling the power supply to apply a predetermined potential to a predetermined node of the band gap reference circuit and to speed up the rise of the band gap reference circuit until the potential of the reference voltage reaches a predetermined value when the power is turned on. A reference voltage monitor circuit for continuously setting a signal to a valid level.
【請求項2】 請求項1において、 上記基板電圧発生回路は、電源投入時から所定時間が経
過するまでの間、上記所定電位を上記所定ノードに一時
的に与える基準電圧起動回路を含むものであることを特
徴とする電圧発生回路。
2. The circuit according to claim 1, wherein said substrate voltage generating circuit includes a reference voltage starting circuit for temporarily applying said predetermined potential to said predetermined node until a predetermined time elapses after power-on. A voltage generating circuit characterized by the above-mentioned.
【請求項3】 請求項1又は請求項2において、 上記バンドギャップリファレンス回路は、 そのソースが外部電源電圧供給点に結合され、そのゲー
ト及びドレインが共通結合されるPチャンネル型の第1
のMOSFETと、 そのソースがともに外部電源電圧供給点に結合され、そ
のゲートがともに上記第1のMOSFETのゲートに結
合されるPチャンネル型の第2及び第3のMOSFET
と、 そのゲート及びドレインが上記第2のMOSFETのド
レインに共通結合されるNチャンネル型の第4のMOS
FETと、 そのドレインが上記第1のMOSFETのドレインに結
合され、そのゲートが上記第4のMOSFETのゲート
に結合されるNチャンネル型の第5のMOSFETと、 そのエミッタが上記第4のMOSFETのソースに結合
され、そのコレクタが接地電位供給点に結合され、その
ベースに所定の定電圧を受けるPNP型の第1のバイポ
ーラトランジスタと、 そのエミッタが第1の抵抗を介して上記第5のMOSF
ETのソースに結合され、そのコレクタが接地電位供給
点に結合され、そのベースに上記定電圧を受けるPNP
型の第2のバイポーラトランジスタと、 上記第3のMOSFETのドレインと回路の出力端子と
の間に設けられる第2の抵抗と、 そのエミッタが第3の抵抗を介して上記回路の出力端子
に結合され、そのコレクタが接地電位供給点に結合さ
れ、そのベースに上記定電圧を受けるPNP型の第3の
バイポーラトランジスタとを含むものであり、 上記基準電圧起動回路は、 そのソースが外部電源電圧供給点に結合され、そのゲー
トが上記第1のMOSFETのゲートに結合されるPチ
ャンネル型の第6のMOSFETと、 上記第6のMOSFETのドレインと接地電位供給点と
の間に設けられる容量と、 上記第6のMOSFETのドレインと接地電位供給点と
の間に設けられ、そのゲートが上記第2のMOSFET
のドレインに結合されるNチャンネル型の第7のMOS
FETと、 そのソースが外部電源電圧供給点に結合され、そのドレ
インが上記第2のMOSFETのドレインに結合され、
そのゲートが上記第6のMOSFETのドレインに結合
されるPチャンネル型の第8のMOSFETと、 上記第8のMOSFETのゲートと接地電位供給点との
間に設けられ、そのゲートに上記基準電圧モニタ回路か
ら上記制御信号を受けるNチャンネル型の第9のMOS
FETとを含むものであって、 上記所定ノードは、上記第2のMOSFETのドレイン
であり、該所定ノードの電位は、上記第8のMOSFE
Tがオン状態とされることにより選択的に上記外部電源
電圧電位とされるものであることを特徴とする電圧発生
回路。
3. The P-channel type first band-gap reference circuit according to claim 1, wherein the source is coupled to an external power supply voltage supply point, and the gate and the drain are commonly coupled.
And a P-channel type second and third MOSFET whose sources are both coupled to an external power supply voltage supply point and whose gates are both coupled to the gate of the first MOSFET.
And an N-channel type fourth MOS whose gate and drain are commonly coupled to the drain of the second MOSFET.
An FET, an N-channel fifth MOSFET having a drain coupled to the drain of the first MOSFET, and a gate coupled to the gate of the fourth MOSFET, and an emitter coupled to the fourth MOSFET; A first bipolar transistor of a PNP type having a collector coupled to a ground potential supply point and having a base receiving a predetermined constant voltage, and an emitter connected to the fifth MOSF via a first resistor;
A PNP coupled to the source of ET, the collector of which is coupled to the ground potential supply point, and the base of which receives the constant voltage.
A second bipolar transistor of the same type, a second resistor provided between the drain of the third MOSFET and the output terminal of the circuit, and an emitter coupled to the output terminal of the circuit via the third resistor. A third bipolar transistor of a PNP type having a collector coupled to a ground potential supply point and receiving the constant voltage at a base thereof, wherein the reference voltage activation circuit has a source connected to an external power supply voltage. A sixth P-channel MOSFET coupled to a point, the gate of which is coupled to the gate of the first MOSFET; a capacitor provided between a drain of the sixth MOSFET and a ground potential supply point; The sixth MOSFET is provided between a drain and a ground potential supply point, and has a gate connected to the second MOSFET.
N-channel seventh MOS coupled to the drain of
An FET and its source coupled to the external power supply voltage supply point and its drain coupled to the drain of the second MOSFET;
An eighth MOSFET of a P-channel type having a gate coupled to a drain of the sixth MOSFET, and a gate provided between the gate of the eighth MOSFET and a ground potential supply point; N-channel ninth MOS receiving the control signal from the circuit
FET, wherein the predetermined node is a drain of the second MOSFET, and the potential of the predetermined node is equal to the potential of the eighth MOSFET.
A voltage generating circuit wherein the external power supply voltage potential is selectively set when T is turned on.
【請求項4】 請求項1,請求項2又は請求項3におい
て、 上記電圧発生回路は、ダイナミック型RAMに含まれる
ものであって、 上記内部電圧は、 比較的大きな絶対値の正電位とされ、上記ダイナミック
型RAMのメモリアレイを構成するワード線の選択電位
等となる第1の内部電圧と、 上記第1の内部電圧より小さな絶対値の正電位とされ、
上記ダイナミック型RAMの内部回路の主たる動作電源
等となる第2の内部電圧と、 上記第2の内部電圧の二分の一の絶対値の正電位とさ
れ、上記ダイナミック型RAMのメモリアレイを構成す
るダイナミック型メモリセルのプレート電位及びビット
線のプリチャージ電位等となる第3の内部電圧と、 比較的小さな絶対値の負電位とされ、基板電圧等となる
第4の内部電圧とを含むものであることを特徴とする電
圧発生回路。
4. The voltage generation circuit according to claim 1, wherein the voltage generation circuit is included in a dynamic RAM, and the internal voltage is a positive potential having a relatively large absolute value. A first internal voltage serving as a selection potential of a word line constituting a memory array of the dynamic RAM, a positive potential having an absolute value smaller than the first internal voltage,
A second internal voltage serving as a main operating power supply or the like of the internal circuit of the dynamic RAM and a positive potential having an absolute value of one-half of the second internal voltage constitute a memory array of the dynamic RAM. A third internal voltage serving as a plate potential of a dynamic memory cell and a precharge potential of a bit line, and a fourth internal voltage serving as a substrate potential and the like, which is a relatively small absolute value of a negative potential. A voltage generating circuit characterized by the above-mentioned.
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