JP2676836B2 - Transmission line code error monitoring system - Google Patents
Transmission line code error monitoring systemInfo
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- Synchronisation In Digital Transmission Systems (AREA)
Description
【発明の詳細な説明】 (産業上の利用分野) 本発明はPCM通信に利用する伝送路符号伝送方式、さ
らに詳しく云えば、PCM伝送路における符号誤りの監視
方式に関する。Description: TECHNICAL FIELD The present invention relates to a transmission line code transmission system used for PCM communication, and more particularly to a code error monitoring system in a PCM transmission line.
(従来の技術) デイジタル伝送では、伝送路において発生するジツタ
の抑圧等のため送信側においてスクランブルがかけられ
るのが一般的である。(Prior Art) In digital transmission, it is general that scramble is applied on the transmission side in order to suppress the jitter generated in the transmission path.
そして、パリテイを用いて伝送路における符号誤りを
監視する方式では、監視区間をできるだけ長くとるとい
う見地からスクランブルのまえでパリテイ計数を行うこ
とが望ましい。かかる場合、中継器で符号誤り監視を行
う場合、デスクランブルした後に誤り監視を行わなけれ
ばならない。Then, in the method of monitoring the code error in the transmission line by using the parity, it is desirable to perform the parity counting before scrambling from the viewpoint of keeping the monitoring section as long as possible. In this case, when the code error is monitored by the repeater, the error monitoring must be performed after descrambling.
(発明が解決しようとする課題) したがつて従来の伝送路符号誤り監視方式では、中継
器において、デスクランブル回路が必要となり、そのた
め回路規模が増大するという欠点があつた。(Problems to be Solved by the Invention) Therefore, the conventional transmission line code error monitoring system has a drawback in that the descramble circuit is required in the repeater, which increases the circuit scale.
本発明の目的は、上記欠点を解決するもので、中継器
においてデイスクランブル回路が不要な伝送路符号誤り
監視方式を提供することにある。SUMMARY OF THE INVENTION An object of the present invention is to solve the above-mentioned drawbacks and to provide a transmission line code error monitoring system in which a descrambling circuit is unnecessary in a repeater.
(課題を解決するための手段) 前記目的を達成するために本発明による伝送路符号誤
り監視方式は伝送路を使用してデイジタル信号を伝送す
る際に、送信側では情報ビツトを一定のビツト数で区切
り、これらの情報ビツトに監視用ビツトを付加して伝送
路に送出し、受信側では受信した情報ビツトと前記監視
用ビツトを比較して伝送路における符号誤りを検出す
る、パリテイビツト方式の伝送路符号誤り監視方式にお
いて、送信側ではパリテイ計数を行なつたのちにスクラ
ンブルをかけ、前記スクランブルをかけた後にパリテイ
ビツトの付加を行ない、かつ、スクランブル回路のM系
列発生回路のリセツト周期を前記誤り監視区間周期に同
期させ、さらに一誤り監視区間中に偶数回M系列発生回
路がリセツトされるようにリセツト周期を選択し、中継
器では受信した信号にデイスクランブルをかけることな
しに情報ビツトのパリテイ計数を行ない、計数結果と監
視ビツトとを比較して誤り監視を行なうようにしてい
る。(Means for Solving the Problem) In order to achieve the above object, the transmission line code error monitoring method according to the present invention uses a transmission line to transmit a digital signal, and the transmitting side transmits a constant number of information bits. Separated by, a monitoring bit is added to these information bits and sent to the transmission line, and the receiving side compares the received information bit with the monitoring bit to detect a code error in the transmission line. In the path code error monitoring method, the transmitting side performs a parity count, then scrambles, adds a parity bit after the scrambling, and monitors the reset cycle of the M-sequence generating circuit of the scramble circuit for the error monitoring. The reset cycle is selected so that the M-sequence generating circuit is reset even number of times during one error monitoring interval in synchronization with the interval cycle. On the other hand, the repeater counts the parity of the information bit without descramble the received signal and compares the count result with the monitoring bit to perform error monitoring.
(実 施 例) 以下、図面を参照して本発明をさらに詳しく説明す
る。Hereinafter, the present invention will be described in more detail with reference to the drawings.
第1図は、本発明による伝送路符号誤り監視方式の一
実施例を示すブロツク図である。FIG. 1 is a block diagram showing an embodiment of a transmission line code error monitoring system according to the present invention.
情報信号は、入力端子1より入力されパリテイ計数回
路2によりパリテイ計数された後、M系列発生回路3に
より発生させられた疑似ランダム信号と排他的論理和回
路5において排他的論理和をとられ、スクランブルがか
けられる。その後、パリテイビツト付加回路6によりパ
リテイビツトが付加され出力端子7から出力される。ま
た、リセツトタイミング発生回路4により周期的に発生
させられるリセツトパルスによりパリテイ計数回路2お
よびM系列発生回路3がリセツトされ、周期的にパリテ
イ計数およびスクランブルのリセツトが行われる。The information signal is input from the input terminal 1 and subjected to parity counting by the parity counting circuit 2 and then subjected to exclusive OR in the exclusive OR circuit 5 and the pseudo random signal generated by the M-sequence generation circuit 3. It can be scrambled. After that, the parity bit is added by the parity bit adding circuit 6 and output from the output terminal 7. Further, the reset pulse generated periodically by the reset timing generating circuit 4 resets the parity counting circuit 2 and the M-sequence generating circuit 3, and periodically resets the parity counting and scrambling.
第2図は本実施例におけるM系列発生回路およびパリ
テイ計数回路のリセツトタイミングを示す図である。FIG. 2 is a diagram showing the reset timing of the M-sequence generation circuit and the parity counting circuit in this embodiment.
M系列発生回路3はmビツト毎にリセツトされる。ま
た、パリテイ計数回路は2mビツト毎にリセツトされ、パ
リテイ計数は2mビツト毎に行われる。The M-sequence generation circuit 3 is reset every m bits. The parity counting circuit is reset every 2 m bits, and the parity counting is performed every 2 m bits.
パリテイ計数回路リセツトタイミングは、M系列発生
回路リセツトタイミングに同期し、M系列発生回路リセ
ツトタイミング2回に1回の割合で同時に発生する。つ
まり、パリテイ計数周期は2mビツト周期、スクランブル
リセツト周期はmビツトであり、1パリテイ計数周期中
にスクランブルは2回リセツトされることになる。The parity counting circuit reset timing is synchronized with the M-sequence generating circuit reset timing, and is simultaneously generated once every two M-sequence generating circuit reset timings. In other words, the parity counting period is 2 m bits and the scrambling reset period is m bits, and scrambling is reset twice in one parity counting period.
ここで、スクランブル前後でのパリテイの変化を考え
る。M系列発生回路出力と情報信号との排他的論理和を
とるというスクランブルの性質からM系列発生回路出力
が「1」のとき情報信号が反転され、パリテイの変化が
起こることがわかる。Now consider the change in parity before and after scrambling. It can be seen from the scramble characteristic that the output of the M-sequence generator circuit is exclusively ORed with the information signal, the information signal is inverted when the output of the M-sequence generator circuit is "1" and the parity changes.
M系列発生回路出力の1スクランブル周期中にある
「1」の数をn個とすると、1パリテイ計数区間では、
区間中にスクランブル周期は2周期存在するため、M系
列発生回路出力中の「1」の数は2n個となる。つまり、
1パリテイ計数区間中で反転される情報ビツト数は2n個
つまり偶数個のビツトが反転されることになる。これ
は、スクランブルの前後でパリテイの変化が起こらない
ことを現す。Assuming that the number of “1” s in one scramble cycle of the output of the M sequence generation circuit is n, in one parity counting section,
Since there are two scramble cycles in the section, the number of "1" s in the output of the M-sequence generation circuit is 2n. That is,
The number of information bits inverted in one parity counting section is 2n, that is, an even number of bits are inverted. This means that there is no change in parity before and after scrambling.
以上から、伝送路符号誤りを監視するだけならデイス
クランブルをかけずに情報ビツトのパリテイ計数を行
い、パリテイビツトと照合を行えばよいことがわかる。From the above, it is understood that if only the transmission path code error is monitored, the parity bit of the information bit may be counted without performing the descramble and the parity bit may be compared with the parity bit.
このため、中継器において誤り監視を行う場合には、
デイスクランブル回路は不必要となり、入力情報信号の
パリテイ計数を行い、パリテイビツトと照合を行うこと
により伝送路符号誤り監視が可能となる。Therefore, when performing error monitoring in a repeater,
The descramble circuit is not necessary, and the transmission line code error can be monitored by counting the parity of the input information signal and comparing it with the parity bit.
なお、本実施例では、1パリテイ計数区間中のスクラ
ンブルリセツト回数を2回に設定しているが、偶数回で
あれば同一の効果が得られる。In this embodiment, the number of scramble resets in one parity counting section is set to two, but the same effect can be obtained if it is an even number.
(発明の効果) 以上、説明したように、本発明によれば中継器におい
て伝送路符号誤り監視を行う場合にデスクランブル回路
が不用となり装置の小形化および低価格化が図れるとい
う効果がある。(Effects of the Invention) As described above, according to the present invention, the descramble circuit is not needed when the transmission line code error is monitored in the repeater, and the size and cost of the device can be reduced.
第1図は本発明による伝送路符号誤り監視方式の一実施
例を示すブロック図、第2図は実施例のM系列発生回路
リセツトタイミングおよびパリテイ計数回路リセツトタ
イミングを示すタイミングチヤートである。 1……信号入力端子、2……パリテイ計数回路 3……M系列発生回路 4……リセツトタイミング発生回路 5……排他的論理和回路 6……パリテイビツト付加回路 7……信号出力端子FIG. 1 is a block diagram showing an embodiment of a transmission line code error monitoring system according to the present invention, and FIG. 2 is a timing chart showing an M sequence generation circuit reset timing and a parity counting circuit reset timing of the embodiment. 1 ... Signal input terminal 2 ... Parity counting circuit 3 ... M sequence generation circuit 4 ... Reset timing generation circuit 5 ... Exclusive OR circuit 6 ... Parity bit addition circuit 7 ... Signal output terminal
Claims (1)
る際に、送信側では情報ビツトを一定のビツト数で区切
り、これらの情報ビツトに監視用ビツトを付加して伝送
路に送出し、受信側では受信した情報ビツトと前記監視
用ビツトを比較して伝送路における符号誤りを検出す
る、パリテイビツト方式の伝送路符号誤り監視方式にお
いて、送信側ではパリテイ計数を行なつたのちにスクラ
ンブルをかけ、前記スクランブルをかけた後にパリテイ
ビツトの付加を行ない、かつ、スクランブル回路のM系
列発生回路のリセツト同期を前記誤り監視区間周期に同
期させ、さらに一誤り監視区間中に偶数回M系列発生回
路がリセツトされるようにリセツト周期を選択し、中継
器では受信した信号にデイスクランブルをかけることな
しに情報ビツトのパリテイ計数を行ない、計数結果と監
視ビツトとを比較して誤り監視を行なうことを特徴とす
る伝送路符号誤り監視方式。1. When transmitting a digital signal using a transmission line, the transmitting side divides the information bits by a certain number of bits, adds a monitoring bit to these information bits, and sends them to the transmission line. On the receiving side, the received information bit and the monitoring bit are compared to detect a code error in the transmission line.In the transmission line code error monitoring system of the parity bit system, the transmission side performs parity counting and then scrambling. After the scrambling, parity is added, and the reset synchronization of the M-sequence generating circuit of the scramble circuit is synchronized with the error monitoring period cycle, and the M-sequence generating circuit is reset even number of times during one error monitoring period. The reset cycle is selected so that the repeater repeats the information bit pattern without descrambling the received signal. Performs Tay count, and compares the count result and the monitoring bit channel coding error monitoring system and performing error monitoring.
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP63265589A JP2676836B2 (en) | 1988-10-21 | 1988-10-21 | Transmission line code error monitoring system |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP63265589A JP2676836B2 (en) | 1988-10-21 | 1988-10-21 | Transmission line code error monitoring system |
Publications (2)
Publication Number | Publication Date |
---|---|
JPH02113643A JPH02113643A (en) | 1990-04-25 |
JP2676836B2 true JP2676836B2 (en) | 1997-11-17 |
Family
ID=17419220
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP63265589A Expired - Lifetime JP2676836B2 (en) | 1988-10-21 | 1988-10-21 | Transmission line code error monitoring system |
Country Status (1)
Country | Link |
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JP (1) | JP2676836B2 (en) |
Families Citing this family (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP4947284B2 (en) * | 2006-10-20 | 2012-06-06 | 株式会社ユニオン | Building door handle |
KR100979675B1 (en) * | 2009-11-17 | 2010-09-02 | 비앤지주식회사 | Rail with a led-lighting apparatus |
-
1988
- 1988-10-21 JP JP63265589A patent/JP2676836B2/en not_active Expired - Lifetime
Also Published As
Publication number | Publication date |
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JPH02113643A (en) | 1990-04-25 |
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