JP2672532B2 - Coprocessor system - Google Patents
Coprocessor systemInfo
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- JP2672532B2 JP2672532B2 JP29381087A JP29381087A JP2672532B2 JP 2672532 B2 JP2672532 B2 JP 2672532B2 JP 29381087 A JP29381087 A JP 29381087A JP 29381087 A JP29381087 A JP 29381087A JP 2672532 B2 JP2672532 B2 JP 2672532B2
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Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は、コプロセッサシステムにおけるデータ転送
制御さらにはコプロセッサからメモリにデータを転送す
るデータ転送制御技術に関し、例えば、主プロセッサが
キャッシュメモリを含む場合に、同一アドレスにおいて
メインメモリとキャッシュメモリが共有する格納データ
の整合性を図るためのデータ転送制御に適用して有効な
技術に関するものである。
〔従来技術〕
コプロセッサは、汎用データプロセッサのような主プ
ロセッサに結合され、レジスタセットや命令セットを拡
張可能として、システムに新たな処理能力や高速演算機
能を付加するプロセッサである。
主プロセッサとコプロセッサとのインタフェース方式
としては、主プロセッサがコプロセッサ命令を検出する
ようにして、コプロセッサに対するコマンドの転送や、
メインメモリとコプロセッサ相互間でのデータ転送な
ど、全てのバスサイクルを主プロセッサが実行する方式
がある。
このようなコプロセッサシステムにおいて、コプロセ
ッサが主プロセッサやメインメモリとの間でデータ転送
を行う場合、主プロセッサがバスサイクルの発生と制御
を行う一方で、コプロセッサが実際のデータのやりとり
を行わなければならないという性質上、従来、コプロセ
ッサで演算されたデータをメインメモリに転送する場合
にも、この転送すべきデータを主プロセッサが一旦内部
に取り込み、取り込んだデータをその後のメモリサイク
ルに従ってメインメモリに与えるという手順が採られて
いた。
尚、コプロセッサについて記載された文献としては、
1984年11月30日オーム社発行の「LSIハンドブック」558
頁及び559頁、1986年12月25日オーム社発行の「マイク
ロコンピュータハンドブック」680頁及び681頁がある。
〔発明が解決しようとする問題点〕
しかしながら、コプロセッサで演算されてメインメモ
リに転送すべきデータを主プロセッサが一旦内部に取り
込み、取り込んだデータをその後のメモリサイクルに従
ってメインメモリに与えるという2段階のデータ転送手
順が採られると、そのデータ転送処理が遅れ、これによ
る共有バスの占有期間が長くなり、システムの動作効率
が低下してしまう。
更に、主プロセッサがオペランドキャッシュメモリの
ようなキャッシュメモリを含むとき、上記した手順でコ
プロセッサからメインメモリにその演算結果データが与
えられる場合には、一旦主プロセッサに取り込まれたデ
ータによってオペランドキャッシュメモリの内容が書き
換えられた後にそのデータがメインメモリに転送される
ため、その間に主プロセッサに割込み処理が受付られる
と、メインメモリにおける所望アドレスのデータを相互
に共有保持するオペランドキャッシュメモリとメインメ
モリとの同一アドレスに関する保持データ相互間に整合
性を保つことができなくなるという問題点があった。こ
の点に関し、一旦主プロセッサに取り込んだデータによ
り、オペランドキャッシュメモリとメインメモリとを同
じタイミングで書き換えて相互間の整合性を保つように
するには、オペランドキャッシュメモリとは異なるメモ
リによって構成されるようなデータバッファを主プロセ
ッサの入出力制御ユニットに特別に設け、予めこのデー
タバッファにデータを蓄えることが必要になり、主プロ
セッサの入出力制御ユニットの構成及びその制御手順が
複雑化してしまう。
本発明の目的は、主プロセッサの制御に基づいてコプ
ロセッサから出力されるデータを効率的にメモリにスト
アすることができるコプロセッサシステムを提供するこ
とにある。更に本発明の別の目的は、コプロセッサから
出力されるデータをメモリにストアする場合、主プロセ
ッサに含まれるキャッシュメモリと上記メモリとが同一
アドレスに関して相互に保持するデータの整合性を保つ
ことができるコプロセッサシステムを提供することにあ
る。
本発明の前記ならびにそのほかの目的と新規な特徴に
ついては、本明細書の記述及び添付図面から明らかにな
るであろう。
〔問題点を解決するための手段〕
本願に開示される発明のうち代表的なものの概要を簡
単に説明すれば下記の通りである。
すなわち、アドレスバス及びデータバスと、上記アド
レスバス及びデータバスに夫々共通接続された、主プロ
セッサ、上記主プロセッサからの指示に従って演算を行
うコプロセッサ、及び上記主プロセッサによってアクセ
ス制御されるメモリとを有し、上記主プロセッサは、上
記メモリが保有するデータをそのデータのアドレスに対
応させて保持するキャッシュメモリと上記キャッシュメ
モリを制御するキャッシュコントローラとを含み、上記
主プロセッサは、コプロセッサによる演算結果データを
上記メモリにストアするとき、コプロセッサにデータ出
力動作を指示する信号を与えて上記メモリに書込み動作
の指示を与え、且つアドレスバスに上記メモリをアクセ
スするためのアドレス信号を出力するものであり、上記
コプロセッサは、上記データ出力動作の指示信号を受け
て上記データバスにデータを出力するものであり、上記
メモリは上記書込み動作の指示を受けて上記アドレスバ
スのアドレス信号によって指定されるアドレスに上記デ
ータバスのデータを書込むものであり、上記キャッシュ
コントローラは、上記主プロセッサがコプロセッサによ
る演算結果データを上記メモリにストアするとき、上記
主プロセッサがアドレスバスに出力するアドレス信号に
対応させて上記データバスのデータを上記キャッシュメ
モリに保持させるものであることを特徴とするコプロセ
ッサシステムである。
〔作 用〕
上記した手段によれば、コプロセッサの演算結果をメ
モリにストアするような場合、コプロセッサから出力さ
れるデータはデータバスを介して直接メモリに取り込ま
れると共に主プロセッサに内蔵されているキャッシュメ
モリにも取り込まれることにより、コプロセッサから出
力されるデータを効率的にメモリにストアすること、及
びコプロセッサから出力されるデータをメモリにストア
する場合においてキャッシュメモリとメモリとが同一ア
ドレスに関して共有保持するデータの整合性を保つこと
を達成するものである。
〔実 施 例〕
第1図は本発明に係るコプロセッサシステムの一実施
例を示すブロック図である。
第1図に示されるコプロセッサシステムは、特に制限
されないが、代表的に夫々示された、汎用プロセッサと
してのマイクロプロセッサのような主プロセッサ1、浮
動小数点演算や超越関数の多精度演算などの機能を有す
るコプロセッサ2、及びダイナミックRAM(ランダム・
アクセス・メモリ)によって構成されるようなメインメ
モリ3を含む。上記3個の機能ブロックは、特に制限さ
れないが、公知の半導体集積回路製造技術によって夫々
個別の半導体基板に形成されている。
上記主プロセッサ1、コプロセッサ2及びメインメモ
リ3は、相互に例えば32ビットのデータバス4を介して
データDATを入出力可能に結合されると共に、主プロセ
ッサ1から出力されるアドレス信号ADRSはアドレスバス
5を介してコプロセッサ2及びメインメモリ3に供給可
能とされる。
上記主プロセッサ1は、特に制限されないが、第2図
に示されるように、命令プリフェッチ部、プイフェッチ
された命令のオペレーションコードをデコードする命令
デコード部、及び上記命令デコード部でデコードされた
内容をアドレスとして一連のマイクロ命令を順次読み出
しそれに基づいて命令実行に必要な各種制御信号を形成
するマイクロプログラム制御部を含む命令制御ユニット
6と、この命令制御ユニット6から出力される制御信号
に従って各種演算処理などを行って実際に命令を実行す
る実行ユニット7と、上記コプロセッサ2やメインメモ
リ3とのインタフェースを行う入出力ユニット8を含ん
で構成される。
この入出力ユニット8は、特に制限されないが、第2
図に代表的に示される、メモリ管理ユニット10、オペラ
ンドキャッシュメモリ11、キャッシュコントローラ12、
及びインタフェースコントローラ13が含まれて構成され
る。
上記メモリ管理ユニット10は、論理アドレスを物理ア
ドレスに変換するためのアドレス変換テーブルを備え、
実行ユニット7から供給される論理アドレスをそれに対
応する物理アドレスに変換してアドレス信号ADRSを出力
する。
上記オペランドキャッシュメモリ11は、上記メインメ
モリ3のオペランド格納領域の所望アドレスのデータを
そのアドレスに対応させて上記メインメモリ3と共に共
有保持する。このオペランドキャッシュメモリ11は、特
に制限されないが、コンテント・アドレッサブル・メモ
リのような連想メモリ部20とデータメモリ部21とによっ
て構成される。データメモリ部21は、特に制限されない
が、データDATを書き換え可能に保持するスタティックR
AMによって構成される。連想メモリ部20はデータメモリ
部21をアドレッシングするためのアドレス信号を与え
る。オペランドキャッシュメモリ11に外部からアドレス
信号ADRSが与えられると、この供給アドレス信号ADRSに
一致するアドレス信号が被検索デーとして連想メモリ部
20に格納されている場合、このアドレス信号ADRSに対応
するアドレス信号がデータメモリ部21に与えられ、この
アドレス信号によりデータメモリ部21はデータDATの読
み出し/書き込みが行われる。また、上記供給アドレス
信号ADRSに一致するアドレス信号が被検索データとして
連想メモリ部20に格納されていない場合には、所定の記
憶領域にこのアドレス信号ADRSを格納すると共にそれと
対を成すアドレス信号をデータメモリ部21に与え、この
アドレス信号に対応するメモリセルが所定のデータDAT
によって書き換えられる。
上記キャッシュコントローラ12は、特に制限されない
が、上記インタフェースコントローラ13の制御に基づい
てオペランドキャッシュメモリ11をアクセス制御する。
上記インタフェースコントローラ13は、命令制御ユニ
ット6の制御に基づいてコプロセッサ2やメインメモリ
3との間で所定のインタフェース信号やステータス情報
のやりとりを行い、それによって得られる必要な情報を
命令制御ユニット6に与える。命令制御ユニット6はこ
れに応じてマイクロフローを所定の制御手順に分岐させ
たりする。更に、インタフェースコントローラ13は上記
キャッシュコントローラ12を制御するが、オペランドキ
ャッシュメモリ11がコプロセッサ2やメインメモリ3と
データのやりとりを行う場合には、このインタフェース
コントローラ13はこれが出力するバスコントロール用イ
ンタフェース信号の制御に同期しさらには外部から供給
されるインタフェース信号に基づいてキャッシュコント
ローラ12を制御し、これによってオペランドキャッシュ
メモリ11をアクセス制御可能とする。
上記コプロセッサ2の内部構成は特に図示はしない
が、コマンドフェッチ部、フェッチされたコマンドをデ
コードするコマンドデコード部、及びこのコマンドコー
ド部でデコードされた内容をアドレスとして一連のマイ
クロ命令を順次読み出しそれに基づいてコマンド実行に
必要な各種制御信号を形成するマイクロプログラム制御
部を含む制御ユニットと、この制御ユニットから出力さ
れる制御信号に従って各種演算処理などを行って実際に
コマンドを実行する実行ユニットと、上記主プロセッサ
1やメインメモリ3とのインタフェースを行う入出力ユ
ニットを含んで構成される。
特に制限されないが、システムのマクロ命令は前記主
プロセッサ1がフェッチし、フェッチした命令が主プロ
セッサ命令である場合、これに従って演算やデータ転送
を実行する。主プロセッサ1がフェッチした命令がコプ
ロセッサ命令もしくはコプロセッサ命令を含む場合、主
プロセッサ1は、当該命令からコプロセッサ2にとって
必要なフィールドを切り出してコマンドを生成し、これ
をコプロセッサ2に与える。コプロセッサ2に与えられ
たコマンドの実行に、コプロセッサによるデータの入出
力を含む場合、必要なバスサイクル制御は主プロセッサ
1が行う。
主プロセッサ1は、ハンドシェイクによるバスサイク
ルを制御するためのインタフェース信号として、バスス
タート信号▲▼、リードライト信号R/、アドレス
ストローブ信号▲▼、バスアクセスタイプデータBA
T、及びバイトコントロールデータ▲▼を夫々コプ
ロセッサ2及びメインメモリ3に出力すると共に、コプ
ロセッサデータイネーブル信号▲▼をコプロセッ
サ2に出力する。これらインタフェース信号は上記イン
タフェースコントローラ13から出力される。
上記リードライト信号R/はデータの転送方向即ち読
み出し/書き込み動作を指示する信号であり、コプロセ
ッサデータイネーブル信号▲▼は、そのローレベ
ルによりコプロセッサ2に対してデータの出力を指示す
る信号であり、アドレスストローブ信号▲▼は主プ
ロセッサ1が出力するアドレス信号ADRSがアドレスバス
5上で確定していることをそのローレベルによって示す
信号であり、上記バススタート信号▲▼はそのロー
レベルによってバスサイクルの開始を指示する信号であ
る。バスアクセスタイプデータBATは、主プロセッサ1
が要求するバスアクセスの種類を示す3ビットのデータ
であり、その3ビットの組合せにより例えばコプロセッ
サコマンド転送要求やオペランド転送要求を指示する。
すなわち、転送対象がコマンドであるのかオペランドで
あるのかなどを指示する。バイトコントロールデータ▲
▼は、そのローレベルによりやりとりすべきデータ
サイズをバイト単位で示す4ビットのデータとされる。
主プロセッサ1、コプロセッサ2、及びメインメモリ
3相互間における各種形態のデータ転送において、バス
サイクルの起動及び制御は既述したように主プロセッサ
1が行い、且つ、コプロセッサ2はデータ転送元になり
得るため、コプロセッサ2は、特に制限されないが、デ
ータコンプリート信号▲▼を主プロセッサ1及び
メインメモリ3に出力し、そのデータコンプリート信号
▲▼のローレベルへの変化によって転送すべきデ
ータの出力確定を指示する。また、メインメモリ3は、
特に制限されないが、データコンプリート信号▲
▼を主プロセッサ1及びコプロセッサ2に出力し、その
データコンプリート信号▲▼のローレベル変化に
よって、転送されるべきデータをメインメモリ3が取り
込んだことを指示する。
データやコマンドの転送にあたって、主プロセッサ1
とコプロセッサ2とのステータスインタフェースは、コ
プロセッサ2から上記インタフェースコントローラ13に
出力されるコプロセッサステータスデータCPSTによって
行われる。このコプロセッサステータスデータCPSTは、
特に制限されないが、コプロセッサの内部状態を3ビッ
トで示すもので、例えば、3ビットの組合せにより、転
送コマンド受信、コマンド実行中、コマンド実行中にお
けるエラー発生、演算実行終了により得られたデータの
転送準備完了などを意味する。
主プロセッサ1からコプロセッサ2に演算の実行が指
示され、その演算結果をメインメモリ3にストアする場
合、コプロセッサ2から出力されるコプロセッサステー
タスデータCPSTの3ビットの組合せの値によって、コプ
ロセッサ2の演算実行終了により得られたデータの転送
準備が完了していることを主プロセッサ1が識別する
と、これに基づいて主プロセッサ1の処理手順は、コプ
ロセッサ1からメインメモリ3へデータを転送するため
のマイクロフローに分岐され、主プロセッサ1はこれに
従ったバスサイクルの制御を開始する。
特に、コプロセッサ2から出力されるデータをメイン
メモリ3にストアする場合、主プロセッサ1に含まれる
インタフェースコントローラ13はこれに供給される各種
インタフェース信号や命令制御ユニット6から供給され
る制御信号に基づき、バスサイクルの制御に呼応してキ
ャッシュコントローラ12を同期制御し、メインメモリ3
のアクセスのために主プロセッサ1からアドレスバス5
に出力されるアドレス信号ADRSに対応させて、コプロセ
ッサ2からデータバス4に出力されるデータDATをオペ
ランドキャッシュメモリ11にも取り込むように制御す
る。
次にコプロセッサ2から出力されるデータをメインメ
モリ3にストアする場合の動作を第3図のタイムチャー
トに従って説明する。
コプロセッサ2は、主プロセッサ1から与えられるコ
マンドに従って演算処理などを行い、例えば所定の演算
処理が終了されると、時刻t0に、コプロセッサステータ
スデータCPSTを主プロセッサ1に与えて、そのビットの
組合せにより当該演算処理で得られたデータの転送準備
完了を指示する。
これにより、コプロセッサステータスデータCPSTを受
けるインタフェースコントローラ13の指示に基づき、主
プロセッサ1の処理手順は、コプロセッサ2からメイン
メモリ3へデータを転送するためのマイクロフローに分
岐され、当該データ転送に必要とされるアドレスなどを
実行ユニット7で演算すると共に、インタフェースコン
トローラ13は、マシンサイクルMCYCに同期した時刻t1に
コプロセッサデータイネーブル信号▲▼をローレ
ベルに変化してコプロセッサ2にデータの出力を指示
し、且つ、リードライト信号R/をローレベルに変化し
てメインメモリ3にデータの書き込み動作を指示する。
次いで、1マシンサイクル後の時刻t2において、主プ
ロセッサ1はデータ転送に必要とされるバスサイクルを
起動する。
即ち、バススタート信号▲▼をローレベルに変化
してバスサイクルの起動をコプロセッサ2及びメインメ
モリ3に知らせると共に、データ転送すべきアドレスに
呼応するアドレス信号ADRSを入出力制御ユニット8から
出力し、更に、バスアクセスタイプデータBATにより、
転送対象がコプロセッサ2で演算されたオペランドデー
タであることを外部に指示し、且つ、バイトコントロー
ルデータ▲▼によりこのとき転送されるべきデータ
のサイズを指示する。
主プロセッサ1から出力されるアドレス信号ADRSがア
ドレスバス5上で確定されるタイミングを待って、時刻
t3にアドレスストローブ信号▲▼がローレベルに変
化されると、コプロセッサ2は実質的にデータDATの出
力を開始し、この出力データDATがデータバス4上で確
定するタイミングを持って時刻t4にデータコンプリート
信号▲▼をロウレベルに変化させる。これを受け
るメインメモリ3は、データバス4上で確定されている
データDATを図示しないデータ入力ラッチ回路などを介
して内部に取り込み、取り込みを完了したタイミング
(時刻t5)でデータコンプリート信号▲▼をロー
レベルに変化させる。
これにより、メインメモリ3は、コプロセッサ2から
出力されたデータDATをアドレス信号ADRSに対応される
所定の記憶領域に時刻t6に書き込む。
ところで、コプロセッサ2から出力されるデータDAT
をメインメモリ3にストアする場合、主プロセッサ1に
含まれるインタフェースコントローラ13は、これに供給
される各種インタフェース信号や命令制御ユニット6か
ら供給される制御信号に基づき、バスサイクルの制御に
呼応してキャッシュコントローラ12を制御し、データコ
ンプリート信号▲▼のロウレベル変化によってコ
プロセッサ2から出力されるデータDATがデータバス4
上で確定されたことを検出すると、メインメモリ3のア
クセスのために主プロセッサ1からアドレスバス5に出
力されるアドレス信号ADRSに対応させて、コプロセッサ
2からデータバス4に出力されるデータDATをオペラン
ドキャッシュメモリ11に取り込み制御する。これによ
り、データDATが書き込まれたメインメモリ3のアドレ
スと同一アドレスに対応してオペランドキャッシュメモ
リ11にもそのデータDATが書き込まれる。この書き込み
タイミングはメインメモリ3に対する書き込みタイミン
グt6と概ね同一の時刻t6′とされ、メインメモリ3及び
キャッシュメモリ11は同一マシンサイクルにおいて同一
データを共有する。
このようにして、コプロセッサ2から出力されるデー
タDATが、メインメモリ3にストアされると共にオペラ
ンドキャッシュメモリ11に書き込まれると、アドレスス
トローブ信号▲▼がネゲートされて当該データ転送
動作を終了する。
上記実施例によれば以下の作用効果を有するものであ
る。
(1)コプロセッサ2から出力されるデータDATをメイ
ンメモリ3にストアする場合、それに必要なバスサイク
ルを制御する主プロセッサ1は、当該動作に必要とされ
る情報、即ち、アドレス信号ADRS、転送すべきデータの
サイズ情報、転送対象データの種類や転送方向などバス
アクセスの種類に関する情報を持ち、主プロセッサ1含
まれるインタフェースコントローラ13は外部からこれに
供給される各種インタフェース信号例えばデータコンプ
リート信号▲▼,▲▼によってコプロセッ
サ2から出力されるデータDATの確定状態さらにはメイ
ンメモリ3によるデータDATの取り込み状態を知ること
ができることにより、インタフェースコントローラ13は
外部からこれに供給される各種インタフェース信号や命
令制御ユニット6から供給される制御信号に基づき、バ
スサイクルの制御に呼応してキャッシュコントローラ12
を同期制御して、メインメモリ3のアクセスのために主
プロセッサ1からアドレスバス5に出力されるアドレス
信号ADRSに対応させて、コプロセッサ2からデータバス
4に出力されるデータDATをオペランドキャッシュメモ
リ11にも同一マシンサイクルで取り込むようにすること
ができる。
(2)上記作用効果より、コプロセッサ2の演算結果を
メインメモリ3にストアする場合、コプロセッサ2から
出力されるデータDATはデータバス4を介して直接メイ
ンメモリ3に取り込まれることにより、コプロセッサ2
から出力されるデータDATを効率的にメインメモリ3に
ストアすることができる。
(3)上記作用効果(1)より、コプロセッサ2の演算
結果をメインメモリ3にストアする場合、コプロセッサ
2から出力されるデータDATはデータバス4を介して直
接メインメモリ3に取り込まれると共に、主プロセッサ
1に内蔵されているオペランドキャッシュメモリ11にも
概ね同一タイミングもしくは同一マシンサイクルで取り
込まれることにより、コプロセッサ2から出力されるデ
ータDATをメインメモリ3にストアする場合におけるキ
ャッシュメモリ11とメインメモリ3とが同一アドレスに
関して共有保持するデータの整合性を保つことができ
る。
(4)上記各作用効果より、コプロセッサシステム全体
の動作効率を向上させることができると共に、データ処
理動作の信頼性を向上させることができる。
以下本発明者によってなされた発明を実施例に基づい
て具体的に説明したが、本発明はそれに限定されずその
要旨を逸脱しない範囲において種々変更することができ
る。
例えば、主プロセッサによるバスサイクルの制御信号
は上記実施例に限定されず、適宜変更することができ
る。例えば、メモリから出力されるデータコンプリート
信号▲▼は主プロセッサだけに供給するようにし
てもよい。
上記実施例のコプロセッサシステムには、主プロセッ
サ、コプロセッサ、及びメインメモリを代表的に示した
が、その他の各種のバスマスタモジュールやスレーブモ
ジュールを周辺装置として含めることができる。
以上の説明では主として本発明者によってなされた発
明をその背景となった利用分野であるキャッシュメモリ
を同一半導体基板に形成したマイクロプロセッサのよう
な主プロセッサを含むコプロセッサシステムに適用した
場合について説明したが、本発明はそれに限定されず、
中小型さらには大型コンピュータを含むような各種デー
タ処理システムに広く適用することができる。
〔発明の効果〕
本願において開示される発明のうち代表的なものによ
って得られ効果を簡単に説明すれば下記の通りである。
すなわち、主プロセッサは、コプロセッサにデータの
出力を指示するとき、コプロセッサの出力データをキャ
ッシュメモリなどの内部の回路ブロックに取り込む動作
と、その出力データを上記メモリに転送するためのメモ
リサイクルの制御とを同時に行い得るようにされて成る
から、コプロセッサの演算結果をメモリにストアするよ
うな場合に、コプロセッサから出力されるデータはデー
タバスを介して直接メモリに取り込まれると共に主プロ
セッサに内蔵されているキャッシュメモリにも取り込ま
れることにより、コプロセッサから出力されるデータを
効率的にメモリにストアすることができると共に、コプ
ロセッサから出力されるデータをメモリにストアする場
合におけるキャッシュメモリとメモリとが同一アドレス
に関して共有保持するデータの整合性を保つことができ
るという効果がある。The present invention relates to data transfer control in a coprocessor system, and further to a data transfer control technique for transferring data from a coprocessor to a memory. For example, a main processor uses a cache memory. The present invention relates to a technique effective when applied to data transfer control for achieving consistency of stored data shared by a main memory and a cache memory at the same address. [Prior Art] A coprocessor is a processor that is coupled to a main processor such as a general-purpose data processor, expands a register set and an instruction set, and adds a new processing capability and a high-speed arithmetic function to a system. As an interface method between the main processor and the coprocessor, the main processor detects the coprocessor instruction, transfers commands to the coprocessor,
There is a method in which the main processor executes all bus cycles such as data transfer between the main memory and the coprocessor. In such a coprocessor system, when the coprocessor transfers data to and from the main processor or main memory, the main processor performs bus cycle generation and control, while the coprocessor exchanges actual data. Due to the nature of having to be used, even when conventionally transferring the data calculated by the coprocessor to the main memory, the main processor temporarily takes in this data to be transferred, and the taken-in data is transferred to the main memory according to the subsequent memory cycle. The procedure of giving to memory was taken. In addition, as a document describing the coprocessor,
November 30, 1984 "LSI Handbook" issued by Ohmsha, Inc. 558
Pp. 559 and 559, Dec. 25, 1986, "Microcomputer Handbook," 680 and 681, published by Ohmsha. [Problems to be Solved by the Invention] However, there is a two-step process in which the main processor temporarily takes in the data which is to be calculated in the coprocessor and should be transferred to the main memory, and gives the taken data to the main memory according to the subsequent memory cycle. If the data transfer procedure of 1 is adopted, the data transfer processing is delayed, the occupancy period of the shared bus is lengthened, and the operating efficiency of the system is reduced. Further, when the main processor includes a cache memory such as an operand cache memory, if the operation result data is given from the coprocessor to the main memory by the above-described procedure, the operand cache memory is temporarily fetched by the data fetched by the main processor. Since the data is transferred to the main memory after the content of is rewritten, if the main processor accepts the interrupt processing during that time, the operand cache memory and the main memory that share and hold the data of the desired address in the main memory However, there is a problem that it becomes impossible to maintain consistency between the held data regarding the same address. In this regard, in order to maintain the mutual consistency by rewriting the operand cache memory and the main memory at the same timing with the data once taken in by the main processor, a memory different from the operand cache memory is used. It is necessary to specially provide such a data buffer in the input / output control unit of the main processor and store data in the data buffer in advance, which complicates the configuration of the input / output control unit of the main processor and its control procedure. An object of the present invention is to provide a coprocessor system capable of efficiently storing data output from a coprocessor in a memory under the control of a main processor. Still another object of the present invention is to maintain the consistency of the data held by the cache memory included in the main processor and the memory with respect to the same address when storing the data output from the coprocessor in the memory. The object is to provide a coprocessor system that can do so. The above and other objects and novel features of the present invention will be apparent from the description of this specification and the accompanying drawings. [Means for Solving the Problems] The outline of the representative one of the inventions disclosed in the present application will be briefly described as follows. That is, an address bus and a data bus, a main processor commonly connected to the address bus and the data bus, a coprocessor for performing an operation in accordance with an instruction from the main processor, and a memory access-controlled by the main processor are provided. And the main processor includes a cache memory that holds the data held in the memory in association with the address of the data and a cache controller that controls the cache memory, and the main processor is the operation result by the coprocessor. When data is stored in the memory, a signal for instructing a data output operation is given to the coprocessor, an instruction for a write operation is given to the memory, and an address signal for accessing the memory is output to an address bus. Yes, the above coprocessor is In response to a data output operation instruction signal, the memory outputs data to the data bus, and the memory receives the write operation instruction and transfers the data on the data bus to an address specified by the address signal on the address bus. The cache controller writes the data on the data bus in correspondence with the address signal output to the address bus by the main processor when the main processor stores the operation result data by the coprocessor in the memory. A coprocessor system characterized in that it is held in the cache memory. [Operation] According to the above means, when the operation result of the coprocessor is stored in the memory, the data output from the coprocessor is directly fetched into the memory via the data bus and is also incorporated in the main processor. The data output from the coprocessor can be efficiently stored in the memory by being captured in the existing cache memory, and when the data output from the coprocessor is stored in the memory, the cache memory and the memory have the same address. It achieves to maintain the integrity of the data held in common. [Practical Example] FIG. 1 is a block diagram showing an embodiment of a coprocessor system according to the present invention. The coprocessor system shown in FIG. 1 is not particularly limited, but the functions of a main processor 1 such as a microprocessor as a general-purpose processor, a floating-point arithmetic operation, and a multi-precision arithmetic operation of a transcendental function, which are typically shown, are shown. Coprocessor 2 with dynamic RAM (random
Access memory). Although not particularly limited, the above three functional blocks are formed on individual semiconductor substrates by known semiconductor integrated circuit manufacturing techniques. The main processor 1, the coprocessor 2, and the main memory 3 are coupled to each other so that data DAT can be input / output through a 32-bit data bus 4, and the address signal ADRS output from the main processor 1 is an address. It can be supplied to the coprocessor 2 and the main memory 3 via the bus 5. The main processor 1 is not particularly limited, but as shown in FIG. 2, an instruction prefetch section, an instruction decoding section for decoding the operation code of the prefetched instruction, and an address decoded by the instruction decoding section. As an instruction control unit 6 including a micro program control unit for sequentially reading a series of micro instructions and forming various control signals required for instruction execution, and various arithmetic processing according to the control signals output from the instruction control unit 6. And an input / output unit 8 for interfacing with the coprocessor 2 and the main memory 3 described above. The input / output unit 8 is not particularly limited, but may be the second
Memory management unit 10, operand cache memory 11, cache controller 12,
And an interface controller 13 are included. The memory management unit 10 includes an address conversion table for converting a logical address into a physical address,
The logical address supplied from the execution unit 7 is converted into the corresponding physical address and the address signal ADRS is output. The operand cache memory 11 holds the data of the desired address in the operand storage area of the main memory 3 in common with the main memory 3 in association with the address. The operand cache memory 11 is composed of an associative memory unit 20 such as a content addressable memory and a data memory unit 21, although not particularly limited. The data memory unit 21 is not particularly limited, but is a static R that holds the data DAT in a rewritable manner.
Composed by AM. The associative memory unit 20 gives an address signal for addressing the data memory unit 21. When the address signal ADRS is externally applied to the operand cache memory 11, the address signal that matches the supplied address signal ADRS is the associative memory unit as the searched data.
In the case of being stored in 20, the address signal corresponding to the address signal ADRS is given to the data memory unit 21, and the data memory unit 21 reads / writes the data DAT by this address signal. Further, when the address signal matching the supply address signal ADRS is not stored in the associative memory unit 20 as the searched data, the address signal ADRS is stored in a predetermined storage area and the address signal paired with the address signal ADRS is stored. The memory cell corresponding to this address signal is given to the data memory unit 21 and the predetermined data DAT
Rewritten by Although not particularly limited, the cache controller 12 controls access to the operand cache memory 11 based on the control of the interface controller 13. The interface controller 13 exchanges predetermined interface signals and status information with the coprocessor 2 and the main memory 3 under the control of the instruction control unit 6, and outputs necessary information obtained thereby by the instruction control unit 6. Give to. In response to this, the instruction control unit 6 branches the microflow into a predetermined control procedure. Further, the interface controller 13 controls the cache controller 12, but when the operand cache memory 11 exchanges data with the coprocessor 2 and the main memory 3, the interface controller 13 outputs the bus control interface signal output from the interface controller 13. The cache controller 12 is controlled on the basis of an interface signal supplied from the outside in synchronism with the control of 1), thereby making the access control of the operand cache memory 11 possible. The internal configuration of the coprocessor 2 is not particularly shown, but a command fetch section, a command decode section for decoding the fetched command, and a series of micro-instructions with the contents decoded by this command code section as an address are sequentially read out. A control unit including a microprogram control unit that forms various control signals necessary for command execution based on the above, and an execution unit that actually executes the commands by performing various arithmetic processes according to the control signals output from the control unit, It is configured to include an input / output unit that interfaces with the main processor 1 and the main memory 3. Although not particularly limited, when the main processor 1 fetches a macro instruction of the system and the fetched instruction is the main instruction, the operation and the data transfer are executed according to the fetched instruction. When the instruction fetched by the main processor 1 includes a coprocessor instruction or a coprocessor instruction, the main processor 1 cuts out a field necessary for the coprocessor 2 from the instruction, generates a command, and gives the command to the coprocessor 2. When the command given to the coprocessor 2 includes data input / output by the coprocessor, the main processor 1 performs necessary bus cycle control. The main processor 1 uses the bus start signal ▲ ▼, the read / write signal R /, the address strobe signal ▲ ▼, and the bus access type data BA as interface signals for controlling the bus cycle by handshake.
The T and byte control data ▲ ▼ are output to the coprocessor 2 and the main memory 3, respectively, and the coprocessor data enable signal ▲ ▼ is output to the coprocessor 2. These interface signals are output from the interface controller 13. The read / write signal R / is a signal for instructing a data transfer direction, that is, a read / write operation, and the coprocessor data enable signal ▲ ▼ is a signal for instructing the coprocessor 2 to output data by its low level. The address strobe signal ▲ ▼ is a signal indicating by a low level that the address signal ADRS output from the main processor 1 is fixed on the address bus 5, and the bus start signal ▲ ▼ is a signal by the low level. This is a signal instructing the start of a cycle. The bus access type data BAT is the main processor 1
Is 3-bit data indicating the type of bus access requested by, and a combination of the 3-bits indicates, for example, a coprocessor command transfer request or an operand transfer request.
That is, it indicates whether the transfer target is a command or an operand. Byte control data ▲
▼ is 4-bit data indicating the data size to be exchanged by the low level in byte units. In various forms of data transfer among the main processor 1, the coprocessor 2, and the main memory 3, the main processor 1 starts and controls the bus cycle as described above, and the coprocessor 2 is the data transfer source. However, the coprocessor 2 outputs the data complete signal ▲ ▼ to the main processor 1 and the main memory 3, and outputs the data to be transferred according to the change of the data complete signal ▲ ▼ to the low level. Instruct to confirm. Also, the main memory 3 is
Although not particularly limited, data complete signal ▲
▼ is output to the main processor 1 and the coprocessor 2, and the low level change of the data complete signal ▲ indicates that the main memory 3 has taken in the data to be transferred. Main processor 1 for transferring data and commands
The status interface between the coprocessor 2 and the coprocessor 2 is performed by the coprocessor status data CPST output from the coprocessor 2 to the interface controller 13. This coprocessor status data CPST is
Although not particularly limited, the internal state of the coprocessor is indicated by 3 bits. For example, a combination of 3 bits can be used to receive a transfer command, execute a command, generate an error during command execution, and terminate data execution. It means ready for transfer. When the main processor 1 instructs the coprocessor 2 to execute an operation and stores the operation result in the main memory 3, the coprocessor 2 outputs the coprocessor status data CPST according to the value of the 3-bit combination. When the main processor 1 identifies that the preparation for the transfer of the data obtained by the completion of the operation execution of 2 is completed, the processing procedure of the main processor 1 transfers the data from the coprocessor 1 to the main memory 3 based on this. The main processor 1 starts the control of the bus cycle in accordance with this. In particular, when the data output from the coprocessor 2 is stored in the main memory 3, the interface controller 13 included in the main processor 1 is based on various interface signals supplied to it and control signals supplied from the instruction control unit 6. , The cache controller 12 is synchronously controlled in response to the control of the bus cycle, and the main memory 3
Access from main processor 1 to address bus 5
The data DAT output from the coprocessor 2 to the data bus 4 corresponding to the address signal ADRS output to the operand cache memory 11 is controlled. Next, the operation of storing the data output from the coprocessor 2 in the main memory 3 will be described with reference to the time chart of FIG. The coprocessor 2 performs arithmetic processing according to the command given from the main processor 1 and, for example, when a predetermined arithmetic processing is completed, it gives the coprocessor status data CPST to the main processor 1 at time t 0 and outputs the bit By the combination of, the transfer preparation completion of the data obtained by the arithmetic processing is instructed. As a result, based on the instruction from the interface controller 13 that receives the coprocessor status data CPST, the processing procedure of the main processor 1 is branched into a microflow for transferring data from the coprocessor 2 to the main memory 3, and the data transfer is performed. The interface controller 13 changes the coprocessor data enable signal ▲ ▼ to a low level at the time t 1 synchronized with the machine cycle MCYC while calculating the required address and the like in the execution unit 7, and transfers the data to the coprocessor 2. The output is instructed, and the read / write signal R / is changed to the low level to instruct the main memory 3 to write the data. Then, at time t 2 one machine cycle later, the main processor 1 activates the bus cycle required for data transfer. That is, the bus start signal ▲ ▼ is changed to the low level to notify the coprocessor 2 and the main memory 3 of the start of the bus cycle, and the address signal ADRS corresponding to the address for data transfer is output from the input / output control unit 8. Furthermore, by the bus access type data BAT,
It is externally instructed that the transfer target is the operand data calculated by the coprocessor 2, and the size of the data to be transferred at this time is instructed by the byte control data ▲ ▼. Wait for the timing at which the address signal ADRS output from the main processor 1 is fixed on the address bus 5,
When the address strobe signal ▲ ▼ is changed to the low level at t 3 , the coprocessor 2 substantially starts outputting the data DAT, and the output data DAT is fixed on the data bus 4 at the timing t. 4 to vary the data complete signal ▲ ▼ to the low level. The main memory 3 which receives this takes in the data DAT fixed on the data bus 4 internally through a data input latch circuit or the like not shown, and at the timing (time t 5 ) when the data is completed, the data complete signal ▲ ▼ To low level. As a result, the main memory 3 writes the data DAT output from the coprocessor 2 in a predetermined storage area corresponding to the address signal ADRS at time t 6 . By the way, the data DAT output from the coprocessor 2
Is stored in the main memory 3, the interface controller 13 included in the main processor 1 responds to the control of the bus cycle on the basis of various interface signals supplied thereto and the control signal supplied from the instruction control unit 6. The data DAT output from the coprocessor 2 by controlling the cache controller 12 and the low level change of the data complete signal ▲ ▼ is transferred to the data bus 4.
When it is detected that the data has been determined above, the data DAT output from the coprocessor 2 to the data bus 4 in response to the address signal ADRS output from the main processor 1 to the address bus 5 for accessing the main memory 3 is detected. Is controlled by the operand cache memory 11. As a result, the data DAT is also written in the operand cache memory 11 in correspondence with the same address as the address of the main memory 3 in which the data DAT is written. This write timing is substantially the same time t 6 ′ as the write timing t 6 for the main memory 3, and the main memory 3 and the cache memory 11 share the same data in the same machine cycle. In this way, when the data DAT output from the coprocessor 2 is stored in the main memory 3 and written in the operand cache memory 11, the address strobe signal ▲ ▼ is negated and the data transfer operation ends. According to the above embodiment, the following operational effects are obtained. (1) When the data DAT output from the coprocessor 2 is stored in the main memory 3, the main processor 1 that controls the bus cycle required for it stores information necessary for the operation, that is, the address signal ADRS, transfer The interface controller 13 included in the main processor 1 has various interface signals, such as a data complete signal ▲ ▼, which has information on the size of data to be transferred and information on the type of bus access such as the type of transfer target data and the transfer direction. , ▲ ▼ allows the user to know the definite state of the data DAT output from the coprocessor 2 and also the taking state of the data DAT by the main memory 3, so that the interface controller 13 can externally supply various interface signals and commands. Control signal supplied from the control unit 6 Based on, the cache controller 12 in response to control of the bus cycle
Are controlled synchronously to correspond to the address signal ADRS output from the main processor 1 to the address bus 5 for accessing the main memory 3, and the data DAT output from the coprocessor 2 to the data bus 4 is transferred to the operand cache memory. 11 can also be loaded in the same machine cycle. (2) Due to the above effects, when the calculation result of the coprocessor 2 is stored in the main memory 3, the data DAT output from the coprocessor 2 is directly taken into the main memory 3 via the data bus 4, and Processor 2
The data DAT output from can be efficiently stored in the main memory 3. (3) According to the above operation and effect (1), when the calculation result of the coprocessor 2 is stored in the main memory 3, the data DAT output from the coprocessor 2 is directly taken into the main memory 3 via the data bus 4. , The cache memory 11 in the case where the data DAT output from the coprocessor 2 is stored in the main memory 3 by being fetched into the operand cache memory 11 built in the main processor 1 at substantially the same timing or at the same machine cycle. It is possible to maintain the consistency of the data shared and held with the main memory 3 with respect to the same address. (4) Due to the above-described effects, the operation efficiency of the entire coprocessor system can be improved and the reliability of the data processing operation can be improved. The invention made by the inventor of the present invention has been specifically described below based on examples, but the present invention is not limited thereto and can be variously modified without departing from the scope of the invention. For example, the control signal of the bus cycle by the main processor is not limited to that in the above embodiment, but can be changed as appropriate. For example, the data complete signal ▲ ▼ output from the memory may be supplied only to the main processor. Although the main processor, the coprocessor, and the main memory are representatively shown in the coprocessor system of the above-described embodiments, various other bus master modules and slave modules can be included as peripheral devices. In the above description, the invention made by the present inventor was mainly applied to a coprocessor system including a main processor such as a microprocessor having a cache memory formed on the same semiconductor substrate, which is the field of application of the invention. However, the present invention is not limited thereto,
It can be widely applied to various data processing systems including small, medium and large sized computers. [Effects of the Invention] The effects obtained by the representative one of the inventions disclosed in the present application will be briefly described as follows. That is, when the main processor instructs the coprocessor to output data, the main processor fetches the output data of the coprocessor into an internal circuit block such as a cache memory and the memory cycle for transferring the output data to the memory. Since the control and the control can be performed at the same time, when the operation result of the coprocessor is stored in the memory, the data output from the coprocessor is directly taken into the memory via the data bus and is also stored in the main processor. The data output from the coprocessor can be efficiently stored in the memory by being taken into the built-in cache memory as well as the cache memory used when storing the data output from the coprocessor in the memory. Shared with memory for the same address There is an effect that it is possible to maintain the integrity of the data.
【図面の簡単な説明】
第1図は本発明に係るコプロセッサシステムの一実施例
を示すブロック図、
第2図は主プロセッサにおける入出力制御ユニットの一
例を示すブロック図、
第3図はコプロセッサから出力されるデータをメインメ
モリに転送すると共に当該データを主プロセッサのオペ
ランドキャッシュメモリに取り込むための動作を説明す
るためのタイムチャートである。
1……主プロセッサ、2……コプロセッサ、3……メイ
ンメモリ、4……データバス、5……アドレスバス、6
……命令制御ユニット、7……実行ユニット、8……入
出力制御ユニット、10……メモリ管理ユニット、11……
オペランドキャッシュメモリ、20……連想メモリ部、21
……データメモリ部、12……キャッシュコントローラ、
13……インタフェースコントローラ、DAT……データ、A
DRS……アドレス信号、CPST……コプロセッサステータ
スデータ、BAT……バスアクセスタイプデータ、▲
▼……バイトコントロールデータ、▲▼……バスス
タート信号、▲▼……コプロセッサデータイネー
ブル信号、R/……リードライト信号、▲▼……ア
ドレスストローブ信号、▲▼,▲▼……デ
ータコンプリート信号。BRIEF DESCRIPTION OF THE DRAWINGS FIG. 1 is a block diagram showing an embodiment of a coprocessor system according to the present invention, FIG. 2 is a block diagram showing an example of an input / output control unit in a main processor, and FIG. 6 is a time chart for explaining an operation for transferring data output from the processor to the main memory and fetching the data in the operand cache memory of the main processor. 1 ... Main processor, 2 ... Coprocessor, 3 ... Main memory, 4 ... Data bus, 5 ... Address bus, 6
...... Command control unit, 7 ...... Execution unit, 8 ...... Input / output control unit, 10 ...... Memory management unit, 11 ......
Operand cache memory, 20 ... Associative memory, 21
...... Data memory section, 12 …… Cache controller,
13 ... Interface controller, DAT ... Data, A
DRS ... Address signal, CPST ... Coprocessor status data, BAT ... Bus access type data, ▲
▼ …… Byte control data, ▲ ▼ …… Bus start signal, ▲ ▼ …… Coprocessor data enable signal, R / …… Read / write signal, ▲ ▼ …… Address strobe signal, ▲ ▼, ▲ ▼ …… Data complete signal.
Claims (1)
及びデータバスに夫々共通接続された、主プロセッサ、
上記主プロセッサからの指示に従って演算を行うコプロ
セッサ、及び上記主プロセッサによってアクセス制御さ
れるメモリとを有し、上記主プロセッサは、上記メモリ
が保有するデータをそのデータのアドレスに対応させて
保持するキャッシュメモリと上記キャッシュメモリを制
御するキャッシュコントローラとを含み、 上記主プロセッサは、コプロセッサによる演算結果デー
タを上記メモリにストアするとき、コプロセッサにデー
タ出力動作を指示する信号を与えて上記メモリに書込み
動作の指示を与え、且つアドレスバスに上記メモリをア
クセスするためのアドレス信号を出力するものであり、 上記コプロセッサは、上記データ出力動作の指示信号を
受けて上記データバスにデータを出力するものであり、 上記メモリは上記書込み動作の指示を受けて上記アドレ
スバスのアドレス信号によって指定されるアドレスに上
記データバスのデータを書込むものであり、 上記キャッシュコントローラは、上記主プロセッサがコ
プロセッサによる演算結果データを上記メモリにストア
するとき、上記主プロセッサがアドレスバスに出力する
アドレス信号に対応させて上記データバスのデータを上
記キャッシュメモリに保持させるものであることを特徴
とするコプロセッサシステム。(57) [Claims] An address bus and a data bus, and a main processor commonly connected to the address bus and the data bus,
It has a coprocessor that performs an operation according to an instruction from the main processor, and a memory whose access is controlled by the main processor, and the main processor holds the data held in the memory in association with the address of the data. The main processor includes a cache memory and a cache controller for controlling the cache memory, and the main processor gives a signal for instructing a data output operation to the coprocessor when storing operation result data by the coprocessor in the memory. An instruction signal for a write operation is given, and an address signal for accessing the memory is output to the address bus. The coprocessor receives the instruction signal for the data output operation and outputs data to the data bus. The above memory is the write operation In response to the instruction, the data on the data bus is written to the address specified by the address signal on the address bus. The cache controller is used when the main processor stores the operation result data by the coprocessor in the memory. A coprocessor system for holding the data of the data bus in the cache memory in correspondence with an address signal output from the main processor to the address bus.
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EP19880118026 EP0318702A3 (en) | 1987-10-30 | 1988-10-28 | Data processor with direct data transfer between coprocessor and memory |
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