JP2669911B2 - Dma controller and information processing system - Google Patents

Dma controller and information processing system

Info

Publication number
JP2669911B2
JP2669911B2 JP29914789A JP29914789A JP2669911B2 JP 2669911 B2 JP2669911 B2 JP 2669911B2 JP 29914789 A JP29914789 A JP 29914789A JP 29914789 A JP29914789 A JP 29914789A JP 2669911 B2 JP2669911 B2 JP 2669911B2
Authority
JP
Grant status
Grant
Patent type
Prior art keywords
command
dma controller
means
cpu
dma
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Expired - Fee Related
Application number
JP29914789A
Other languages
Japanese (ja)
Other versions
JPH03158952A (en )
Inventor
武樹 勝部
敏彦 小倉
尚哉 池田
Original Assignee
株式会社日立製作所
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Grant date

Links

Description

【発明の詳細な説明】 [産業上の利用分野] 本発明は、情報処理システムにおけるマイクロプロセッサ応用機器のダイレクト・メモリ・アクセス・コントローラ(本明細書中DMAコントローラと記す)に係り、 DETAILED DESCRIPTION OF THE INVENTION [FIELD OF THE INVENTION The present invention relates to a direct memory access controller of the microprocessor application apparatus (referred to herein as DMA controller) in the information processing system,
特に高速なコマンドチェインの実行に好適なDMAコントローラに関するものである。 In particular it relates to suitable DMA controller to execute the high-speed command chain.

[従来の技術] マイクロプロセッサ応用機器においてメモリ・I/O間のデータの直接転送を行なうDMAコントローラはマイクロプロセッサからの制御コマンドによって動作を制御される。 DMA controller to perform direct transfer of the prior art] data between memory · I / O in the microprocessor applications device are controlled operation by the control command from the microprocessor.

この制御コマンドは、単純にDMAコントローラの内部レジスタに設定する方式とコマンドディスクリプタとして、マイクロプロセッサとDMAコントローラの共通メモリにマイクロプロセッサが書き込み、DMAコントローラが該共通メモリ上のコマンドディスクリプタを読み出してその内容に従い動作する方式がある。 This control command is a simple system and command descriptor set in the internal register of the DMA controller, the microprocessor writes the common memory of the microprocessor and DMA controller, DMA controller reads the command descriptor on the common memory contents there is a system that operates according to.

後者のディスクリプタ方式は、あらかじめマイクロプロセッサからコマンドシーケンスを、ディスクリプタ列としてメモリ上に設定しておけば、後はDMAコントローラが該コマンドディスクリプタ(以下コマンドと称す) The latter descriptor schemes, the command sequence from the pre-microprocessor, by setting in memory as a descriptor string, DMA controller (hereinafter referred to as command) the command descriptor after
をメモリより読み出し、チェインして逐次実行していく。 A read from memory, and then execute sequentially in the chain.

従来のコマンドチェイン技術については、特開昭63− For conventional command chain technology, JP-A-63-
249249に開示されている。 It is disclosed in 249,249.

以下、この技術を、第6図を用いて説明する。 Hereinafter, this technique will be described with reference to Figure 6.

第6図(a)は、前記従来技術の原理を示すための概略ブロック図である。 Figure 6 (a) is a schematic block diagram for illustrating the principles of the prior art.

図中、500は指令後発生手段、501は識別子付加手段、 In the figure, 500 is the command after generation means, identifier adding means 501,
510は指令語発生手段500と識別子付加手段501の機能を実現するための演算処理装置(以下CPUと記す)、502はコマンド、503は主記憶装置、504はデータ入出力および 510 (hereinafter referred to as CPU) processing unit for realizing the function of the command word generation means 500 and the identifier adding unit 501, 502 command, 503 main memory, 504 a data input and
DMA処理を行なう入出力インタフェース装置、505は入出力インタフェース装置504に対するコマンドをチェイン処理する制御装置である。 Output interface apparatus for performing DMA process, 505 is a control device for chain processes the command for the input-output interface device 504.

第6図(b)は、第6図aのCPU510が、入出力インタフェース装置504および制御装置に対して与えるコマンド列を表わした図である。 Figure 6 (b) is, CPU 510 of FIG. 6 a is a diagram showing a command sequence given to input and output interface unit 504 and a control unit.

第6図(a)において、CPU510は、指令語発生手段50 In FIG. 6 (a), the CPU 510, the command word generator means 50
0が生成したコマンドに対し、識別子付加手段501が識別子として最上位ビット(MBS)に'1'または'0'のビットデータを付加する。 0 Whereas generated commands, identifier adding means 501 for adding the bit data of the most significant bit (MBS) as identifiers '1' or '0'. このMBS'1'はコマンド自体の存在を示し、MBS'0'は、次コマンドが未生成であることを示す。 The MBS'1 'indicates the presence of the command itself, MBS'0' indicates that the next command is not created.

よって制御手段505は、主記憶装置503上に格納された第6図(b)に示すコマンド列を読み出して、MBSが'1'であるコマンドを順次処理し、MSBが'0'であるコマンドを読み出した時点で、次のコマンドの待ち状態となる。 Thus the control unit 505 reads the command sequence shown in Figure 6 stored in the main storage device 503 (b), a MBS sequentially processes the command is '1', MSB is '0' command at the time of reading, and a state of waiting for the next command.

一方、CPU510は、入出力インタフェース装置504の動作と並行して、次のコマンドを生成する。 Meanwhile, CPU 510, in parallel with the operation of the output interface unit 504, to generate the next command.

さらに、制御手段505は、前述のコマンド待ち状態以後は、主記憶装置503上から次のコマンドを読み出すのではなく、直接バス上のコマンド502を取り込み実行する。 Further, the control unit 505, command wait state after the foregoing, rather than read the next command from the main memory unit 503, fetches and executes a command 502 directly on the bus.

以上のように、従来技術によれば、コマンドの識別子を設けることによってコマンド生成処理と、コマンドチェインして入出力を行なう処理が同時進行可能となるためシステム全体の処理速度が向上する。 As described above, according to the prior art, the command generation processing, the processing speed of the entire system for processing for input and output by the command chain is simultaneously can proceed is improved by providing the identifier of the command.

[発明が解決しようとする課題] 前記従来技術は、CPUのコマンド生成処理と、入出力処理を行なうためのコマンドチェイン処理との同時進行を達成できるが、入出力処理と主記憶装置からのコマンド読み出し処理の効率向上については配慮されていなかった。 [0005] The prior art includes a command generation process of CPU, you can achieve simultaneous with command chain process for performing output processing, a command from the input and output processing and a main storage device It has not been consideration for the efficiency improvement of the reading process.

つまり、1個のコマンドに対応する入出力処理を終了して、次のコマンドチェインを行なうための主記憶装置のメモリアクセスに時間を消費するという問題点があり、特にCPUから主記憶装置へのコマンド格納と、コマンドチェインが同時に生じた場合にはメモリアクセスを競合により、コマンドチェイン処理に要する時間が多くなる。 That is, to end the output processing corresponding to one command, there is a problem that time consuming memory access of the main memory for performing the following command chain, in particular from the CPU to the main memory a command storing, by competition memory access if the command chain occurs simultaneously, the more the time required for command chain process.

本発明の第一の目的は、入出力処理のオーバーヘッドであるコマンドチェイン処理時間を短縮することにより入出力処理を高速化できるDMAコントローラおよび該DMA A first object of the present invention, DMA controller and the DMA which can speed up the input and output process by reducing the command chain processing time is the overhead of the input and output processing
コントローラを備えたを情報処理システムを提供することにある。 It was equipped with a controller to provide an information processing system.

また、入出力処理は、入出力データを、主記憶装置上から読み出しまたは格納するため、主記憶装置の入出力データのアクセスとコマンドのアクセスとがアクセス競合を生じる場合がある。 Furthermore, the input-output processing, the input data, a main storage device to read or store from the access input and output data stored in the main storage and access commands may occur access conflicts.

本発明の第二の目的は、前記入出力データと前記コマンドの格納・読み出しとのメモリアクセス競合時間を短縮することにより入出力処理を高速化できるDMAコントローラおよび該DMAコントローラを備えた情報処理システムを提供することにある。 A second object of the present invention, an information processing system including a DMA controller and the DMA controller that can speed up the input and output process by reducing the memory access contention time with storing and reading of the said input data command It is to provide a.

また、コマンドチェイン制御装置が、CPUからコマンドをチェインする処理と並行にCPUがコマンドを生成するシステムにおいて、CPUのコマンド生成処理の方がコマンドチェイン処理より速い場合や、コマンドを設定するメモリが限られておりCPUが一度にコマンド列を設定できない場合に生じる待ち時間、CPUが他の処理を行なえること、すなわちCPU効率を高めるべきである。 Further, the command chain control device, in a system CPU in parallel with the process of chaining command from the CPU generates commands, or if better command generation process of the CPU is higher than the command chain processing, memory limit to set the command is generated when it is the CPU is unable to set the command sequence at a time latency, CPU can perform other processing, i.e. it should improve CPU efficiency.

本発明の第三の目的はCPUが設定したコマンドのチェイン処理状態を容易に検出する手段を提供することによりシステム性能を高速化できるDMAコントローラおよび該DMAコントローラを備えた情報処理システムを提供することにある。 A third object of the present invention is to provide an information processing system including a DMA controller and the DMA controller that can speed up system performance by providing a means to easily detect the chain processing state of the command the CPU has set It is in.

[課題を解決するための手段] 前記第1の目的達成のために、本発明は、DMAコントローラが実行するDMA転送を指示する指令語を1以上蓄積する指令語列一時記憶手段と、コマンドチェインDMA In the Summary of the 'for said first object attained, the present invention includes a command word string temporary storage means for storing one or more command words that instructs the DMA transfer DMA controller performs the command chain DMA
転送処理中に、以降のDMA転送を指示する1以上の指令語を先行して取り込み、指令語列一時記憶手段に格納する手段とを有することを特徴とする第1のDMAコントローラを提供する。 During the transfer process, incorporation prior to one or more command words that instruct a subsequent DMA transfer, providing a first DMA controller, characterized in that it comprises a means for storing a command word string temporary storage unit.

また、コマンドチェインDMA転送を実行する機能を有するDMAコントローラであって、相互に独立したコマンド用ポートと、DMA転送対象データ用ポートを有することを特徴とする第2のDMAコントローラを提供する。 Further, a DMA controller having a function of executing the command chain DMA transfer, provides a port for commands that are independent from each other, the second DMA controller, characterized in that it comprises a port for DMA transfer target data. また、あわせて、DMA転送対象データ用ポートで第1のバスに接続し、コマンド用ポートで第2にバスに接続した前記のDMAコントローラと、第1のバスに接続した記憶手段と、第1のバスと第2のバスとに、それぞれ独立にアクセスするCPU(中央処理部)を有することを特徴とする第1の情報処理システムを提供する。 Also, addition, connected to the first bus DMA transfer target data port, and the DMA controller connected to the second bus at the port commands, and storage means connected to the first bus, the first to the bus and a second bus, providing a first information processing system characterized by having a CPU to access each independently (central processing unit).

また、前記第1および第2の目的達成のために、本発明は、外部よりライトアクセス可能、かつ、DMAコントローラが順次読み出し実行するDMA転送を指示する1以上の指令語を蓄積可能な先入れ先出しメモリを有することを特徴とする第3のDMAコントローラを提供する。 Further, the order of the first and second objects attained, the present invention is external from the write accessible, and, DMA controller can store one or more command words that instructs the DMA transfer to be executed sequentially read first in first out memory providing a second 3 DMA controller, characterized in that it comprises a.

また、前記第1、第2および第3の目的達成のために、本発明は、DMAコントローラが順次読み出し実行するDMA転送を指示する指令語を1以上蓄積する先入れ先出しメモリと、先入れ先出しメモリの格納データ数を計数する手段と、外部より所定数n(nは前記先入れ先出しメモリに格納可能なデータ数以下の整数)を設定可能な記憶手段と、前記計数手段の結果と前記記憶手段中の値とを比較する手段と、比較の結果を外部に出力する手段と、を有することを特徴とする第4のDMAコントローラを提供する。 The first, for the second and third objectives achieved, the present invention includes a first-in-first-out memory for storing an instruction word instructing DMA transfer DMA controller performs sequentially reads 1 or more, the data stored in the FIFO means for counting the number, and storage means capable of setting a predetermined number n (n is storable data number an integer to said first-in-first-out memory) from the outside, and a result value in said memory means of said counting means means for comparing provides the 4 DMA controller, characterized by having a means for outputting to the outside the results of the comparison.

また、前記第3の目的達成のために、本発明は、DMA The third to achieve the objectives of the present invention, DMA
転送を指示する指令語を格納する記憶手段と、前記手段に指令語を格納するCPU(中央処理装置)と、記憶手段に格納された指令語を読み出しコマンドチェインDMA転送を実行するDMAコントローラを有する情報処理システムであって、記憶手段は、格納した各指令語に対応する識別子フィールドを有し、 DMAコントローラは、処理を終了した指令語に対応する前記識別子フィールド「処理済み」を示すデータを書き込む手段を有することを特徴とする第2の情報処理システムを提供する。 A storage means for storing a command word for instructing transfer, a CPU (central processing unit) for storing the instruction word to said unit, a DMA controller for executing a read command chain DMA transfers stored command word in the storage means an information processing system, storage means includes an identifier field corresponding to each instruction word stored, DMA controller writes data indicating the identifier field "processed" corresponding to the command word have been processed providing a second information processing system characterized by having a means.

また、前記第3の目的達成のために、CPU(中央処理装置)が発生した指令語に従いコマンドチェインDMA転送を実行する手段と、CPUが発生した指令語のうち、未実行の指令語数に関連した情報を出力する手段とを備えたDMAコントローラと、 DMAコントローラにDMA転送を指示する指令語を発生する手段とを備え、DMAコントローラが出力した前記未実行の指令語数に関連した情報に応じて処理をスケジューリングするCPUと、 を有することを特徴とする第3の情報処理システムをも提供する。 Also, for the third object achieved, and means for executing the command chain DMA transfer in accordance with a command word CPU (central processing unit) occurs, among the command word CPU occurs, associated with a command word number of unexecuted and a DMA controller and means for outputting the information, and means for generating a command language to instruct the DMA transfer to the DMA controller, in response to the information related to the command word count of the unexecuted DMA controller has outputs a CPU scheduling process also provides a third information processing system characterized by having a.

また、本発明では、あわせて、前記DMAコントローラを備えたことを特徴とする1チップLSI、特に1チップマイクロコンピュータを提供する。 Further, in the present invention, together with one chip LSI, characterized in that with the DMA controller, provide particularly 1-chip microcomputer.

また、本発明は、前記DMAコントローラまたは前記1 Further, the present invention, the DMA controller or the 1
チップLSI、特に1チップマイクロコンピュータを備えたことを特徴とする第4の情報処理システムを提供する。 Providing a fourth information processing system, characterized in that it comprises a chip LSI, in particular one-chip microcomputer.

[作 用] 本発明に係る第1のDMAコントローラによれば、コマンドチェインDMA転送処理中に、以降のDMA転送を指示する1以上の指令語を先行して取り込み、指令語列一時記憶手段に格納する。 According to the first DMA controller according to the work for the present invention, in the command chain DMA transfer process takes prior one or more command words that instruct a subsequent DMA transfer, the command word string temporary storage unit Store. これにより、DMA転送を行なう時点で指令語を読み出す必要がなく、メモリアクセス時間およびCPU等とのメモリバス競合による損失時間等が省略でき、高速なコマンドチェインが実現できる。 This eliminates the need to read the instruction word at a time to perform the DMA transfer, the memory access time and can lost time and the like is omitted due to a memory bus contention between the CPU and the like, high-speed command chain can be realized.

また、本発明に係る第2のDMAコントローラによれば、指令語はコマンド用ポートより入力または入出力し、DMA転送対象データはDMA転送対象データ用ポートより入出力する。 Further, according to the second DMA controller according to the present invention, the command word is entered or output from the port for command, DMA transfer target data is output from the port for DMA transfer target data.

また、本発明に係る第1の情報処理システムによれば、CPUの発生した指令語は第2のバスを介してDMAコントローラに取り込まれ、また、DMA転送対象データは第のバスを介して入出力される。 Further, according to the first information processing system according to the present invention, the generated command language of the CPU is taken into the DMA controller via a second bus, also DMA transfer target data input via the second bus is output. これにより、入出力データメモリのアクセスとCPUが生成した新たなコマンドを格納するためのメモリアクセスが同バス上で競合しないため高速なコマンドチェインが実現できる。 Thus, high-speed command chain for memory access to store the new commands input data memory access and CPU-generated do not conflict on the same bus can be realized.

また、本発明に係る第3のDMAコントローラによれば、DMAコントローラが順次読み出し実行するDMA転送を指示する1以上の指令語は、外部より先入れ先出しメモリに転送される。 Further, according to the 3 DMA controller according to the present invention, one or more command words that instructs the DMA transfer DMA controller performs sequential read is transferred from the outside to the first-in-first-out memory. これにより、DMA転送を行なう時点で指令語を読み出す必要がなく、メモリアクセス時間およびCPU等とのメモリバス競合による損失時間等が省略でき、また、メモリアクセスが競合しないため高速なコマンドチェインが実現できる。 This eliminates the need to read the instruction word at a time to perform the DMA transfer, the memory access time and can lost time and the like is omitted due to a memory bus contention between the CPU and the like, also fast command chain for memory access does not conflict realized it can.

また、本発明に係る第4のDMAコントローラによれば、先入れ先出しメモリに格納されている指令語データ数は計数され、記憶手段に設定されている所定数n比較される。 Further, according to the 4 DMA controller according to the present invention, the command word number data stored in the first-in-first-out memory is counted and compared predetermined number n is set in the storage means. そして、その比較の結果は外部に出力される。 As a result of the comparison is output to the outside.

また、本発明に係るは、第2の情報処理システムによれば、DMAコントローラは、処理を終了した指令語に対応する前記識別子フィールド「処理済み」を示すデータを書き込む。 Further, according to the present invention, according to a second information processing system, DMA controller writes data indicating the identifier field "processed" corresponding to the command word have been processed.

また、本発明に係る第3の情報処理システムによれば、DMAコントローラは、CPUが発生した指令語に従いコマンドチェインDMA転送を実行すし、また、CPUが発生した指令語のうち、未実行の指令語数に関連した情報を出力する。 Further, according to the third information processing system according to the present invention, DMA controller executes sushi the command chain DMA transfer in accordance with a command word CPU occurs, also, of the command word CPU occurs, a command unexecuted and outputs the information related to the number of words. 一方、CPUは、DMAコントローラにDMA転送を指示する指令語を発生し、また、DMAコントローラが出力した前記未実行の指令語数に関連した情報に応じて処理をスケジューリングする。 Meanwhile, CPU generates a command word indicating the DMA transfer to the DMA controller, also schedules the process according to the information related to the command word count of the unexecuted DMA controller has output. これにより、CPUの処理効率が向上し、システム全体の処理性能の高速化が達成できる。 This improves the processing efficiency of CPU, high-speed processing performance of the entire system can be achieved.

[実施例] 以下、本発明の第1の実施例を説明する。 [Example] Hereinafter, a description will be given of a first embodiment of the present invention.

第1図(a)に、本実施例に係るDMAコントローラの構成を示す。 In FIG. 1 (a), showing a DMA controller of the configuration according to the present embodiment.

本実施例に係る情報処理システムのCPUや主記憶装置を含めたシステム全体についての構成は、前述した従来技術の第6図(a)と同様な構成であるので説明を省略する。 Configuration of the whole system, including the CPU and main memory of the information processing system according to this embodiment will be omitted because it is same structure as Figure 6 of the prior art described above (a).

第1図(a)は、第6図に示した入出力インターフェース装置504と制御手段505を、一体化して、伝送制御LS Figure 1 (a), the input and output interface device 504 and control unit 505 shown in FIG. 6, are integrated, transmission control LS
I等のDMAコントローラとして示したものである。 It illustrates a DMA controller I such.

第1図(a)において、2は入出力処理部であり1個のコマンドに従った実際のデータ入出力処理を行なう。 In FIG. 1 (a), 2 performs the actual data input and output processing in accordance with one of the commands are input and output processing unit.

3はコマンドチェイン処理を行なうコマンド実行制御部である。 3 is a command execution control section for command chain process. 4はコマンドディスクリプタを主記憶装置から読み出すためのメモリインタフェース回路であり、以下、コマンド読み出し回路と称する。 4 is a memory interface circuit for reading the command descriptor from the main memory, hereinafter referred to as the command read circuit. 5は前述のコマンド列一時記憶手段であるメモリ配列を示したものであり、6,7は前述のコマンド列一時記憶手段の制御手段であり6はコマンド書き込み位置を管理するライトポインタ、7はコマンド読み出し位置を管理するリードポインタである。 5 is shows the memory array is a preceding command string temporary storage unit, 6,7 is the control means of the above command string temporary storage unit 6 is a write pointer to manage the command write position, 7 commands a read pointer for managing the read position.

次に、第1図(b)に、本実施例に係るコマンド処理の流れを示す。 Next, in Fig. 1 (b), showing the flow of command processing according to the present embodiment.

第1図(b)ににおいて、縦方向は時間軸を表す。 In the Fig. 1 (b), the vertical direction represents a time axis.

第1図(b)中、MMは主記憶装置を示し、IOCはDMAコントローラを示し、IOはDMAコントローラ中の入出力処理部2を示す。 During the first view (b), MM represents a main storage device, IOC represents the DMA controller, IO denotes an input output processing unit 2 in the DMA controller.

第1図(b)を用いて、第1図(a)の各構成要素の動作を説明する。 Using Figure 1 to (b), and operation of each component of FIG. 1 (a).

まず、第1図(b)において、CPUは既に生成したコマンド列cmd(1)、cmd(2)、cmd(3)を主記憶装置MMに格納する。 First, in FIG. 1 (b), CPU command string cmd (1) which has already been generated, cmd (2), and stores cmd (3) into the main memory MM. DMAコントローラ1であるIOCはコマンド読み出し回路4を用いて主記憶装置MM上のcmd(1) A DMA controller 1 IOC is on the main memory MM with command read circuit 4 cmd (1)
を読み出し、ライトポインタ6の示すメモリ配列5上の位置cmdr(1)に設定する。 Reading, is set to a position cmdr in memory array 5 indicated by the write pointer 6 (1). この後、ライトポインタ6 After this, the write pointer 6
は内容を更新してcmdr(2)を指す。 Refers to the cmdr (2) to update the content.

DMAコントローラ1中のコマンド実行制御部3は、最初のコマンドとしてリードポインタ7の示すcmdr(1) Command execution controller 3 in DMA controller 1, CMDR shown by the read pointer 7 as the first command (1)
の内容であるcmd(1)を読む出し、入出力処理部2に対してコマンド開始情報cmdS(1)を与える。 Out Read cmd (1) the contents of, giving a command start information CMDS (1) with respect to input and output processing unit 2.

また、この後、リードポインタ7は内容を更新してcm In addition, after this, the read pointer 7 updates the contents cm
dr(2)を指す。 Refers to the dr (2).

次に、DMAコントローラ1は、入出力処理部2によるc Then, DMA controller 1, c by the output processing section 2
md(1)処理の終了を待たずに、主記憶装置MM上のコマンドcmd(2)、cmd(3)を順次読み出しメモリ配列5 md (1) without waiting for the end of the process, the command on the main memory MM cmd (2), cmd (3) sequentially reading a memory array 5
のcmdr(2)、cmdr(3)に設定する。 Of cmdr (2), is set to cmdr (3).

その後、入出力処理部2より、cmd(1)の処理を終えた旨コマンド終了情報cmdE(1)により通知されると、コマンド実行制御部3は、主記憶にあくせすすることなく、即座に、次のコマンドcmd(2)にメモリ配列から読み出し、コマンド開始情報cmds(2)を入出力処理部2に与えることができる。 Then, from the output processing section 2 is notified by cmd (1) treating the finished that command completion information cmdE (1), the command execution controller 3 without accessing the main memory, real to, read from the memory array to the next command cmd (2), it is possible to provide command start information cmds (2) to the input output processing unit 2.

したがって、コマンドチェインに要する時間である第1図(b)中のt wは、従来の主記憶からその都度コマンドを読み出すコマンドチェイン装置より短縮される。 Therefore, t w in Figure 1 is a time required for the command chain (b) is shorter than the command chain device for reading each time command from a conventional main memory.

以上により、本実施例に係るDMAコンチョローラによれば、コマンドチェイン処理の高速化が実現できるため、本DMAコントローラを備えた情報処理システムはCPU By the above, according to the DMA Concho roller according to the present embodiment, since the speed of the command chain processing can be realized, an information processing system having a present DMA controller CPU
が何ら新たな処理を行うことなく、DMA転送を高速化できる。 There without performing any new treatment can speed up the DMA transfer. したがい、システムの処理効率を向上できる。 Therefore, it is possible to improve the processing efficiency of the system.

次に、本発明の第2の実施例について説明する。 Next, a description will be given of a second embodiment of the present invention.

第2図(a)に、本実施例に係る、情報処理システムのシステム全体の構成を示す。 Second diagram (a), according to the present embodiment, showing the system of the overall configuration of an information processing system.

図中、100は主記憶装置503とは異なるバスであるコマンドメモリバスに接続されたコマンドディスクリプタ格納用記憶手段としてのコマンドメモリである。 In the figure, 100 is a command memory of a command descriptor storing storage means connected to the command memory bus is different from the bus to the main memory 503.

他の構成要素は、前述した従来技術に係る第6図(a)の同符号部と同様である。 Other components are the same as the same code of FIG. 6 according to the prior art described above (a). 入出力処理装置504aは Input and output processing unit 504a is
I/O機器と主記憶装置503間のデータ転送を含む実際のデータ入出力処理を行ない、入出力制御装置505aはメインメモリバスではなくコマンドメモリバスに接続される。 It executes actual data input and output processing including data transfer between I / O devices and main memory 503, input-output control unit 505a is connected to the command memory bus instead of the main memory bus.

なお、入出力処理装置504aと入出力制御装置505aが、 Incidentally, the input-output control unit 505a and the input-output processor 504a is,
DMAコントローラの構成要素となる。 A DMA controller components.

第2図(b)に、本実施例に係るコマンド処理の流れを示す。 Second diagram (b), showing the flow of command processing according to the present embodiment.

図中、縦方向は時間軸を表す。 In the figure, the vertical direction represents a time axis.

第2図(b)中、LMはコマンドメモリ100を示し、IOC During the second view (b), LM indicates the command memory 100, IOC
は入出力制御装置505aを示し、IOは入出力処理装置504a Represents the input-output control unit 505a, IO is input and output processing unit 504a
を示し、MMは主記憶装置503を示している。 Are shown, MM is shows the main memory 503.

第2図(b)を用いて、本実施例の動作を説明する。 Using Figure 2 to (b), and operation of this embodiment.

まず、CPU510は、既に生成したコマンド列cmd First of all, CPU510, the command string cmd that has already been generated
(1)、cmd(2)、cmd(3)をコマンドメモリ100(L (1), cmd (2), cmd the (3) command memory 100 (L
M)に格納する。 Is stored in the M). 入出力制御装置505a(IOC)は、コマンドメモリ100上のコマンドcmd(1)を読み出し、これに対応したコマンド開始情報cmdS(1)に入出力処理装置 Output control unit 505a (IOC) reads the command cmd (1) of the command memory 100, input and output processing unit to command start information cmdS corresponding thereto (1)
504aに与える。 Give to 504a. 入出力処理装置504aは、I/Oと主記憶装置503との間のデータ転送処理を1回以上行ないcmd Output processing unit 504a includes, cmd data transfer processing performed one or more times between the I / O and main memory 503
(1)に対応する処理を完了しコマンド終了情報cmd (1) completed command completion information processing corresponding to the cmd
(1)で入出力制御装置505aに応答する。 Responsive to the input-output control unit 505a (1).

一方、この入出力処理中に、CPU510は新たなコマンド On the other hand, during the input and output processing, CPU510 is a new command
cmd(4)を生成する。 To generate a cmd (4). このcmd(4)は、主記憶装置50 The cmd (4), the main memory 50
3とは無関係なコマンドメモリバス上のコマンドメモリ1 3 Command memory 1 on unrelated command memory bus and
00へ格納すればよいので、前記cmd(1)に対応するデータ入出力処理によるメインメモリバスアクセスとは競合しない。 It is sufficient storage to 00, does not compete with the main memory bus access by the data access processing corresponding to the cmd (1).

したがって、本実施例によれば、コマンド追加時等のバス競合を防止できるためコマンドチェイン処理の高速化が実現できる。 Therefore, according to this embodiment, the speed of the command chain processing it is possible to prevent bus contention, such as when additional commands can be realized.

なお、本実施例においても、入出力制御装置505aはコマンドメモリ100中のコマンドを入出力処理装置504aのコマンドの処理に先行して読み出しコマンド開始情報cm Also in this embodiment, the input-output control unit 505a reads the command start information prior command in the command memory 100 in the command processing of the input-output processor 504a cm
dSを、あらかじめ作成・蓄積することによりコマンドチェイン時間を短縮することが可能である。 The dS, it is possible to shorten the command chain time by pre-creating and storing. 第2図(b) Figure 2 (b)
のIOCによるcmd(2)、cmd(3)、cmd(4)の読み出しは、この先行読み出しを示している。 Reading cmd by the IOC (2), cmd (3), cmd (4) shows this read-ahead.

本実施例の構成において、この機能を実現する方法は前述の第一の実施例との組み合せで可能となる。 In the configuration of this embodiment, a method for realizing this feature is made possible by the combination of the first embodiment described above. その技術は、後述するFIFOを用いた方式に類似するため、これ以上の説明は省略する。 The technique for similar system using a FIFO to be described later, will not be described further.

次に、本発明の第3の実施例を説明する。 Next, a third embodiment of the present invention.

第3図に、本実施例に係るDMAコントローラの構成を示す。 In Figure 3 shows the DMA controller of the arrangement according to this embodiment.

図中、前述した第1実施例に係るDMAコントローラの構成を示す第1図(a)と同符号の構成要素は、第1実施例に係るDMAコントローラの法符号部と同様であるので説明を省略する。 In the figure, the description Because components of FIG. 1 (a) and the code indicating the configuration of a DMA controller according to the first embodiment described above is similar to the law code portion of the DMA controller according to a first embodiment omitted.

図中、200はFIFOであり、201はレジスタの配列を示し、第1実施例のメモリ配列5に類似するコマンド一時記憶手段である。 In the figure, 200 is a FIFO, 201 denotes an array of registers, a command temporary storage means similar to the memory array 5 of the first embodiment.

また、202はライトポインタとリードポインタの一致、すなわち、FIFOフルを示すFIFOステータス信号の生成回路としての比較器である。 Further, 202 matches the write pointer and the read pointer, i.e., a comparator as a generation circuit of the FIFO status signal indicating the FIFO full. FIFOフルとはFIFOの満杯状態を言う。 Refers to the full state of the FIFO is a FIFO full.

さて、本実施例と、前記第1実施例の相違点は、第1 Now, the present embodiment differs from the first embodiment, the first
実施例においてはDMAコントローラ1aが、コマンドを主記憶装置から先行読み出ししたのに対し、本実施例では、CPUよりのコマンドの記憶手段をDMAコントローラ内のFIFO200のレジスタ配列201としたため、DMAコントローラ1aは外部に対しコマンド読み出し動作を伴わない。 Because DMA controller 1a in embodiment, with respect to a command from the main memory to that read-ahead, in the present embodiment, in which the storage means of a command from the CPU and register array 201 FIFO200 in DMA controller, the DMA controller 1a without the command read operation on the outside.

したがい、本実施例では、CPUが、DMAコントローラ1a Therefore, in this embodiment, CPU is, DMA controller 1a
のFIFO200がフルにならないことを比較器202の出力であるFIFOステータス信号で監視しつつ、コマンドを連続的にFIFO200に格納ることにより、DMAコントローラ1aのコマンドの先行読み出しと同様な機能が実現できる。 FIFO200 is being monitored by the FIFO status signal which is the output of the comparator 202 that does not become full, by Ru stored continuously FIFO200 command, same function as the preceding read command of the DMA controller 1a can be achieved .

したがって、前記第1実施例と同様の効果を実現できる。 Therefore, it is possible to realize the same effect as the first embodiment.

さらに、また、前記FIFOとCPUを結ぶバスと、入出力処理部2のデータ入出力に関するバスとを分離して設けることにより前記第2実施例と同様な効果を実現できる。 Furthermore, also, a bus connecting the FIFO a CPU, can be realized the same effect as the second embodiment by providing separates the bus on the data input and output of the input and output processing section 2.

次に、本発明に係る第4の実施例を説明する。 Next, a fourth embodiment according to the present invention.

本実施例は、前記第3実施例のFIFO200を本実施例に係るFIFOに置き換えた構成となっている。 This embodiment has a configuration obtained by replacing the FIFO according the FIFO200 of the third embodiment in the present embodiment.

第4図に本実施例に係るFIFOの構成を示す。 It shows the configuration of the FIFO according to the present embodiment in Figure 4.

図中300はコマンド数を記憶するプリセットレジスタ、301はコマンド数を計算する演算器、302はコマンド数を検出する比較器である。 Figure 300 is preset register for storing the number of commands, 301 calculator for calculating the number of commands, 302 is a comparator for detecting the number of commands.

演算器301はライトポインタ6とリードポインタ7の内容からレジスタ配列201の未処理コマンド数mを計算する。 Calculator 301 calculates the outstanding command count m of the register array 201 from the contents of the write pointer 6 and the read pointer 7. 一方、プリセットレジスタ300には外部のCPUからあらかじめ適当な値n(nはFIFO段数以下の整数)が設定される。 On the other hand, the preset register 300 in advance appropriate value n from an external CPU (n is the number of FIFO stages an integer) is set. 比較器302はプリセットレジスタ300の中の値nと演算器301の計算した未処理コマンド数mを比較し、一致或いは大小関係をFIFOステータスとしてFIFO20 The comparator 302 compares the value n and calculated outstanding commands number m of the arithmetic unit 301 in the preset register 300, FIFO 20 matches or magnitude relationship as FIFO Status
0aの外部に対し出力する。 To output to the external of 0a.

したがって、CPUはFIFO200aに対しコマンド未処理数がp個となったら新たなコマンドを生成しFIFO200aに格納するという条件でq個(q>p)のコマンドをあらかじめFIFOに連続的に格納し、かつ、プリセットレジスタ Thus, CPU stores in advance the FIFO continuously commands the q (q> p) on the condition that the stored generates a new command FIFO200a When it commands unprocessed number and p pieces to FIFO200a, and , preset register
300にn=pを設定しておけば、DMAコントローラが(q By setting the n = p to 300, DMA controller (q
−p)個のコマンド処理を行なっている期間はコマンド生成以外の処理が可能となる。 -p) number of periods doing the command processing allows the processing other than the command generation.

特にFIFOステータス信号をCPUへの割り込みとして情報処理システムを構成すれば、CPUのスジューリングは、より効率向上が望める。 Especially when constituting the information processing system FIFO status signal as an interrupt to CPU, scan scheduling of the CPU, more efficiency can be expected.

以上のように本実施例によれば、DMAコントローラに用いるFIFO中の未処理コマンド数を容易にCPUが検出でき、CPU使用効率を高めることによって、情報処理システムのシステム全体の処理性能高速化が実現できる。 According to this embodiment, as described above, can be outstanding commands number readily CPU is detected in the FIFO to be used for the DMA controller, by increasing the CPU utilization, the performance speed overall system of an information processing system realizable.

次に、本発明の第5の実施例について説明する。 Next, a description will be given of a fifth embodiment of the present invention.

第5図(a)に、本実施例で用いるコマンド列の構造を示す。 In FIG. 5 (a), it shows the structure of a command sequence used in this example.

本図は、特に、CPUから主記憶装置上のコマンドディスクリプタ格納領域に3個のコマンドを格納した直接の状態を示したものである。 This figure particularly illustrates the direct state storing three commands in the command descriptor storage area on the main memory from the CPU. なお、説明の簡単化のために、本実施例ではDMAコントローラは前述のコマンド先行読み取り処理は行なわないこととする。 Incidentally, for ease of explanation, DMA controller in this embodiment and is not performed in the command read ahead process described above.

格納直後、コマンド1,2,3に対し、前記従来技術において説明した(第6図参照)従来の識別子がREQフィールドにセットされる。 Immediately after storage, to command 1,2,3, the described in the prior art (see FIG. 6) conventional identifier is set to the REQ field. また、本実施例で設けるACKフィールドの用済み識別子は「必要状態」を示す'0'に設定する。 Moreover, obsolete identifier ACK field provided in the present embodiment is set to '0' indicating "required conditions".

第5図(b)は、第5図(a)で設定された主記憶上のコマンド列のうちコマンド1,2をDMAコントローラが処理を終えた状態で示す。 Figure 5 (b) shows a state commands 1 and 2 DMA controller has finished processing in the command string on the main memory which is set in FIG. 5 (a).

このとき、コマンド1,2のACKフィルードは「用済み状態」として'1'であり、コマンド3のACKフィールドは「必要状態」を示す'0'となる。 In this case, ACK Firudo commands 1 and 2 are "1" as "obsolete state", ACK field of the command 3 is to show the "necessary condition" '0'.

CPUは、コマンドACKフィールドを監視することにより The CPU, by monitoring the command ACK field
DMAコントローラによるコマンド処理状態が検出できる。 Command processing state by the DMA controller can be detected. そこで、CPUは、「必要状態」であるコマンドが多い場合にはコマンド生成処理以外の処理を実行するようスケジューリングできる、したがって、情報処理システムのシステム全体の処理性能を高速化することができる。 Therefore, CPU, if it is "necessary state" command is large can scheduled to execute processing other than the command generation processing, therefore, it is possible to speed up the overall processing performance system of the information processing system.

なお、ACKフィールドをセットする具体的な方法としては、例えばDMAコントローラのコマンド読み出し手段をリード・モディファィ・ライト可能な回路にするなどの方法があり、ここでは説明を省略する。 As a specific method of setting the ACK field, there are methods such as a DMA controller command reading means to read Modifai-writable circuit example, a description thereof will be omitted.

また、DMAコントローラを第1実施例で示したような先行読み取り可能な装置とした場合には、ACKフィールドをセットするタイミングは、対応するコマンドを主記憶装置からDMAコントローラ内に読み出した時点でもよい。 Further, the DMA controller when the preceding readable device shown in the first embodiment, the timing for setting the ACK field may be at the time of reading out the corresponding command from the main memory to the DMA controller .

以上説明したように本実施例によれば、コマンドディスクリプタ列を実際のコマンド処理に先行して読み込むことにより、コマンドチェイン時のオーバーヘッド時間を短縮できるというコマンドチェイン高速化の効果がある。 According to this embodiment as described above, by reading in advance a command descriptor sequence to the actual command processing, the effect of the command chain speed that can shorten the overhead time during command chaining.

また、コマンドディスクリプタ列の記憶装置をコマンド実行によるデータ転送と切り離したバス上に配置することにより、CPUからのコマンド追加処理とコマンド実行時のデータ転送処理がバス競合を生じないため、高速なデータ転送処理が可能となる。 Further, by arranging the storage of the command descriptor sequence on bus separated from the data transfer by the command execution, the data transfer processing when the command addition processing and command execution from the CPU does not cause bus contention, high-speed data transfer processing is possible.

さらに、コマンドのチェイン処理状態をCPUが容易に検出できるため、CPUにコマンド生成以外の処理をスケジューリング可能となりCPU使用効率の向上というシステム性能の高速化という効果がある。 Furthermore, since the chain processing state of the command can CPU is easily detected, there is an effect that high-speed system performance of improving CPU utilization enables scheduling processing other than the command generation to the CPU.

[発明の効果] 以上のように、本発明によれば、入出力処理のオーバーヘッドであるコマンドチェイン処理時間を短縮することにより入出力処理を高速化できるDMAコントローラおよび該DMAコントローラを備えたを情報システムを提供することができる。 Thus [Effect of the Invention] According to the present invention, information including a DMA controller and the DMA controller that can speed up the input and output process by reducing the command chain processing time is the overhead of the input and output processing it is possible to provide a system.

また、入出力データと前記コマンドの格納・読み出しとのメモリアクセス競合時間を短縮することにより入出力処理を高速化できるDMAコントローラおよび該DMAコントローラを備えた情報システムを提供することができる。 Further, it is possible to provide the information system with a DMA controller and the DMA controller that can speed up the input and output process by reducing the memory access contention time with storing and reading of the input and output data command.

また、CPUが設定したコマンドのチェイン処理状態を容易に検出する手段を提供することによりシステム性能を高速化できるDMAコントローラおよび該DMAコントローラを備えた情報処理システムを提供することができる。 Further, it is possible to provide an information processing system including a DMA controller and the DMA controller that can speed up system performance by providing a means to easily detect the chain processing state of the CPU has set command.

なお、本実施例に係る各DMAコントローラは、単独で、または、CPUと共に1チップLSI化するのが望ましい。 Each DMA controller according to the present embodiment, alone or desirable to 1-chip LSI together with a CPU. また、他の構成要素と共に1チップLSI化しても良い。 Further, it may be turned into one chip LSI together with the other components.

【図面の簡単な説明】 BRIEF DESCRIPTION OF THE DRAWINGS

第1図(a)は本発明の第1実施例に係るDMAコントローラの構成を示すブロック図、第1図(b)は第1実施例に係るコマンド処理の流れを示す説明図、第2図(a)は本発明の第2実施例に係る情報処理システムの構成を示すブロック図、第2図(b)は第2実施例に係るコマンド処理の流れを示す説明図、第3図は本発明の第3実施例に係るDMAコントローラの構成を示すブロック図、第4図は本発明の第4実施例に係るDMAコントローラのFIFOの構成を示すブロック図、第5図(a)および第5図(b)は本発明の第5実施例に係る記憶コマンド列の処理を示す説明図、第6図(a)は従来技術に係るコマンドチェイン制御の原理を示すブロック図、第6 Block diagram showing a DMA controller of the configuration according to the first embodiment of FIG. 1 (a) is present invention, FIG. 1 (b) are charts showing the flow of command processing according to the first embodiment, FIG. 2 (a) is a block diagram showing a configuration of an information processing system according to the second embodiment of the present invention, FIG. 2 (b) are charts showing the flow of command processing according to the second embodiment, FIG. 3 is present block diagram showing a DMA controller of the configuration according to the third embodiment of the invention, FIG. 4 is a block diagram showing a configuration of a DMA controller of the FIFO according to a fourth embodiment of the present invention, FIG. 5 (a) and 5 Figure (b) is an explanatory view showing a fifth process of storing command sequence according to an embodiment of the present invention, FIG. 6 (a) is a block diagram showing the principle of a command chain control according to the prior art, sixth
図(b)は従来技術に係る記憶コマンド列を示す説明図である。 Figure (b) is an explanatory diagram of storage command sequence according to the prior art. 1……DMAコントローラ、2……入出力処理部、3…… 1 ...... DMA controller, 2 ...... input and output processing unit, 3 ......
コマンド実行制御部、4……コマンド読み出し回路、5 Command execution controller, 4 ...... command read circuit, 5
……メモリ配列、100……コマンドメモリ、200……FIF ...... memory array, 100 ...... command memory, 200 ...... FIF
O、201……レジスタ配列、300……プリセットレジスタ、301……演算器、302……比較器。 O, 201 ...... register array 300 ...... preset register, 301 ...... calculator, 302 ...... comparator.

───────────────────────────────────────────────────── フロントページの続き (56)参考文献 特開 昭60−134366(JP,A) ────────────────────────────────────────────────── ─── of the front page continued (56) reference Patent Sho 60-134366 (JP, a)

Claims (5)

    (57)【特許請求の範囲】 (57) [the claims]
  1. 【請求項1】DMAコントローラが順次読み出し実行するD 1. A D the DMA controller performs sequentially reading
    MA転送を指示する指令語を1以上蓄積する先入れ先出しメモリと、先入れ先出しメモリの格納データ数を計数する手段と、外部より所定数n(nは前記先入れ先出しメモリに格納可能なデータ数以下の整数)を設定可能な記憶手段と、前記計数手段の結果と前記記憶手段中の値とを比較する手段と、比較の結果を外部に出力する手段と、を有することを特徴とするDMAコントローラ。 A first-in-first-out memory for storing an instruction word instructing MA transfer one or more, and means for counting the number of stored data in the FIFO, a predetermined number of externally n (n is an integer equal to or less than the number of data that can be stored in the first-in-first-out memory) DMA controller, characterized in that it comprises a memory means capable of setting, means for comparing the result with the value in the storage means of said counting means, and means for outputting the result of comparison to the outside.
  2. 【請求項2】DMA転送を指示する指令語を格納する記憶手段と、記憶手段に指令語を格納するCPU(中央処理装置)と、記憶手段に格納された指令語を読み出しコマンドチェインDMA転送を実行するDMAコントローラを有する情報処理システムであって、 記憶手段は、格納した各指令語に対応する識別子フィールドを有し、 DMAコントローラは、処理を終了した指令語に対応する前記識別子フィールド「処理済み」を示すデータを書き込む手段を有することを特徴とする情報処理システム。 Storage means for storing 2. A command word directs DMA transfer, the CPU for storing a command word in the storage means (central processing unit), a read command chain DMA transfers stored command word in the storage means an information processing system having a DMA controller for executing, storing means includes an identifier field corresponding to each instruction word stored, the DMA controller, the identifier field "processed corresponding to the command word have been processed the information processing system characterized in that it comprises a means for writing the data indicating ".
  3. 【請求項3】CPU(中央処理装置)が発生した指令語に従いコマンドチェインDMA転送を実行する手段と、CPUが発生した指令語のうち、未実行の指令語数に関連した情報を出力する手段とを備えたDMAコントローラと、 DMAコントローラにDMA転送を指示する指令語を発生する手段とを備え、DMAコントローラが出力した前記未実行の指令語数に関連した情報に応じて処理をスケジューリングするCPUと、 を有することを特徴とする情報システム。 3. A CPU means for executing (central processing unit) command chain DMA transfer in accordance with a command word is generated, among the command word CPU occurs, and means for outputting information related to the command word number of unexecuted a CPU comprising a DMA controller, and means for generating a command language to instruct the DMA transfer to the DMA controller, scheduling processing in accordance with information related to the command word count of the unexecuted DMA controller has outputs with, information system, comprising a.
  4. 【請求項4】請求項1記載のDMAコントローラを備えたことを特徴とする1チップマイクロコンピュータ。 4. A one-chip microcomputer, comprising the DMA controller of claim 1, wherein.
  5. 【請求項5】請求項1記載のDMAコントローラを備えた情報処理システム。 5. An information processing system including a DMA controller according to claim 1, wherein.
JP29914789A 1989-11-17 1989-11-17 Dma controller and information processing system Expired - Fee Related JP2669911B2 (en)

Priority Applications (1)

Application Number Priority Date Filing Date Title
JP29914789A JP2669911B2 (en) 1989-11-17 1989-11-17 Dma controller and information processing system

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP29914789A JP2669911B2 (en) 1989-11-17 1989-11-17 Dma controller and information processing system

Publications (2)

Publication Number Publication Date
JPH03158952A true JPH03158952A (en) 1991-07-08
JP2669911B2 true JP2669911B2 (en) 1997-10-29

Family

ID=17868736

Family Applications (1)

Application Number Title Priority Date Filing Date
JP29914789A Expired - Fee Related JP2669911B2 (en) 1989-11-17 1989-11-17 Dma controller and information processing system

Country Status (1)

Country Link
JP (1) JP2669911B2 (en)

Families Citing this family (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH05216808A (en) * 1992-01-31 1993-08-27 Mitsubishi Electric Corp Data processor
JP2006313427A (en) * 2005-05-06 2006-11-16 Nec Electronics Corp Packet processing device
US7620749B2 (en) * 2007-01-10 2009-11-17 International Business Machines Corporation Descriptor prefetch mechanism for high latency and out of order DMA device
WO2011155096A1 (en) * 2010-06-11 2011-12-15 パナソニック株式会社 Data transfer control device, integrated circuit of same, data transfer control method of same, data transfer completion notification device, integrated circuit of same, data transfer completion notification method of same, and data transfer control system
JP5803000B2 (en) * 2011-03-17 2015-11-04 株式会社Pfu Dma apparatus, an information processing apparatus, and a data transfer method

Family Cites Families (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS60134366A (en) * 1983-12-21 1985-07-17 Hitachi Ltd Direct memory access address control system
JPS62152061A (en) * 1985-12-26 1987-07-07 Nec Corp Microprocessor

Also Published As

Publication number Publication date Type
JPH03158952A (en) 1991-07-08 application

Similar Documents

Publication Publication Date Title
US6101584A (en) Computer system and semiconductor device on one chip including a memory and central processing unit for making interlock access to the memory
US4851990A (en) High performance processor interface between a single chip processor and off chip memory means having a dedicated and shared bus structure
US4715013A (en) Coprocessor instruction format
US4504906A (en) Multiprocessor system
US5353418A (en) System storing thread descriptor identifying one of plural threads of computation in storage only when all data for operating on thread is ready and independently of resultant imperative processing of thread
US4149242A (en) Data interface apparatus for multiple sequential processors
US4344134A (en) Partitionable parallel processor
US4602327A (en) Bus master capable of relinquishing bus on request and retrying bus cycle
US5499349A (en) Pipelined processor with fork, join, and start instructions using tokens to indicate the next instruction for each of multiple threads of execution
US4729094A (en) Method and apparatus for coordinating execution of an instruction by a coprocessor
US4270167A (en) Apparatus and method for cooperative and concurrent coprocessing of digital information
US5574868A (en) Bus grant prediction technique for a split transaction bus in a multiprocessor computer system
US5253346A (en) Method and apparatus for data transfer between processor elements
US5628026A (en) Multi-dimensional data transfer in a data processing system and method therefor
US6587906B2 (en) Parallel multi-threaded processing
US5210828A (en) Multiprocessing system with interprocessor communications facility
US20020062352A1 (en) Multiprocessor system and control method thereof
US5659759A (en) Data processing device having improved interrupt controller to process interrupts of different priority levels
US5233701A (en) System for managing interprocessor common memory
US5140682A (en) Storage control apparatus
US6145027A (en) DMA controller with split channel transfer capability and FIFO buffering allowing transmit channel to get ahead of corresponding receive channel by preselected number of elements
US4731736A (en) Method and apparatus for coordinating execution of an instruction by a selected coprocessor
US5371857A (en) Input/output interruption control system for a virtual machine
US6553487B1 (en) Device and method for performing high-speed low overhead context switch
US5499348A (en) Digital processor capable of concurrently executing external memory access and internal instructions

Legal Events

Date Code Title Description
LAPS Cancellation because of no payment of annual fees