JP2664345B2 - Logic LSI - Google Patents
Logic LSIInfo
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- JP2664345B2 JP2664345B2 JP6272020A JP27202094A JP2664345B2 JP 2664345 B2 JP2664345 B2 JP 2664345B2 JP 6272020 A JP6272020 A JP 6272020A JP 27202094 A JP27202094 A JP 27202094A JP 2664345 B2 JP2664345 B2 JP 2664345B2
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Description
【発明の詳細な説明】
【０００１】
【産業上の利用分野】本発明はロジックＬＳＩのレイア
ウトに係り、特にマイクロ制御方式のロジックＬＳＩに
好適なレイアウト方式に関し、さらには好適にレイアウ
トされたロジックＬＳＩに関する。
【０００２】
【従来の技術】マイクロプログラム制御で動作する従来
のロジックＬＳＩは、マイクロプログラムをデコードし
演算部の制御信号を生成するコントロール部をマニュア
ルレイアウトし、ランダムな形で構成していた。
【０００３】そのため、この部分のレイアウトには非常
に多くのマンパワーを要していた。しかし、計算機利用
技術およびプロセス技術の発展に伴ない、このような部
分にも自動レイアウトを適用できる情況にある。しか
し、従来のレイアウト法はこの自動レイアウトを配慮し
ていないため、新たにこれに適したコントロール部のレ
イアウト法を提案する必要が生じていた。
【０００４】このコントロール部のレイアウトをレギュ
ラーなものとする手法としてＰＬＡ（プログラマブルロ
ジックアレイ）の利用がある。アイトリプルイー・ジャ
ーナル・オブ・ソリッドステート・サーキッツ，第１６
巻，第５号，１９８１年１０月発行、第５３７〜５４１
ページ（ＩＥ3 Journal of Solid-State circuits, VO
L. ＳＧ−１６，Ｎｏ．５，October １９８１ pp５３７
〜５４１）のＣＰＵチップはこの手法を導入している。
しかし、ＰＬＡを利用した場合には動作速度の点に関
し、ランダムゲートに劣ってしまう。
【０００５】コントロール部の動作速度を重視してラン
ダムゲートを用いてレイアウトしたものにアイトリプル
イー・マイクロ，１９８３年６月号，第２４〜３９ペー
シ（ＩＥ3 Micro June 1983 pp２４〜３９）に示す１６
ビットマイコンＭＣ68010 等がある。しかし、ランダム
ゲート部はマニュアルレイアウトをしているためレイア
ウト工数の点については配慮されていなかった。
【０００６】
【発明が解決しようとする課題】自動レイアウト法は、
金属多層配線を用い、論理ゲート単位で論理構成してい
くレイアウト法である。このレイアウト法では電源配線
および接地配線を下層金属配線で単位論理ゲート内にレ
イアウトしてある。その配線幅は面積上の制約より極端
には太くない。そのため電源電圧変動を考慮すると、論
理ゲート列をあまり長くすることはできない。さらにレ
イアウト面積を小さくすることを考えた場合、下層金属
配線と上層金属配線の本数がほぼ同数の時に最小化され
る傾向にある。
【０００７】マイクロプログラム制御で動作するロジッ
クＬＳＩは、マイクロプログラムを格納する記憶部、デ
ータの処理を実行する演算部、演算部の制御信号をマイ
クロプログラムのビットパターンをデコードして生成す
るコントロール部より構成されている。このうち記憶部
と演算部はくり返し論理となっているため、レギュラー
な構造のレイアウトをすることができる。しかし、コン
トロール部の論理はくり返し性が少ないため、レイアウ
トをする上で障害となり易かった。
【０００８】本発明の目的は、ロジックＬＳＩ内に形成
されるランダム論理ゲート部を、回路特性を劣化させる
ことなく、規則的に配置できるようなレイアウト方式を
提供することにある。
【０００９】
【課題を解決するための手段】本発明の一実施例にかか
るロジックＬＳＩは、上記課題を解決するために以下の
構成とされる。【００１０】
矩形配置された記憶部と、矩形配置された
演算部との間に矩形状に配置された、前記記憶部より信
号を受けて前記演算部に信号を出力するコントロール部
に、前記記憶部と前記演算部とが対向する各辺に実質的
に平行に配置された主電源線および主接地線と、前記主
電源線と実質的に直交する方向に配置された副電源線お
よび副接地線と、前記副電源線および前記副接地線に接
続され、前記副電源線の方向に配列された複数の論理ゲ
ートと、前記各論理ゲートの論理の入出力である第１の
配線、および第２の配線とを有し、前記主電源線および
前記主接地線は、拡散層配線又は金属２層配線のうちの
上層金属配線を用いて配線され、前記副電源線および前
記副接地線は金属２層配線のうちの下層金属配線を用い
て配線され、前記副電源線は前記主電源線に接続され、
前記副接地線は前記主接地線に接続され、前記第１の配
線は、前記主電源線と平行な方向に、金属２層配線のう
ちの上層金属配線を用いて配線され、前記第２の配線
は、前記副電源線と平行な方向に、金属２層配線のうち
の下層金属配線を用いて配線されてなる。
【００１１】
【作用】ランダム論理ゲート部は、NAND，ＮＯＲ等の論
理ゲートを組合わせて構成される。本願発明の一実施例
によれば、各論理ゲート内には電源配線および接地配線
があらかじめレイアウトされている。この配線は面積上
の制約より余裕のある線幅ではないので、電源電圧変動
の影響を小さくするため、この配線長があまり長くなら
ないように制約する必要がある。さらに、レイアウト面
積の最小化を図るためには、縦方向、横方向で配線可能
な本数をほぼ同数にすることが有効である。この２つの
条件を同時に満たすレイアウト方式をが達成される。
【００１２】また、本願発明の一実施例によれば、各論
理ゲート内にレイアウトされる電源配線および接地配線
の配線長があまり長くならないよう構成されたロジック
ＬＳＩが達成される。
【００１３】また、本願発明の一実施例によれば、縦方
向、横方向で配線可能な本数をほぼ同数にすることがで
き、レイアウト面積の縮小を図るように構成されたロジ
ックＬＳＩを達成することができる。
【００１４】
【実施例】図１にマイクロプログラム制御で動作するロ
ジックＬＳＩの構成例を示す。ＲＯＭ（Read Only Memo
ry）１はマイクロプログラムを格納しておく記憶素子部
である。演算回路２はデータの演算処理を実行する部分
である。コントロール部３はマイクロプログラム４をデ
コードし、演算回路の制御信号５を生成する部分で、論
理ゲート６の組合せ回路で構成される。以下の実施例で
はこの構成に本発明のレイアウト法を適用した場合を説
明する。
【００１５】多層金属配線を有するＣ−ＭＯＳプロセス
で構成されるデバイスの縦構造例を図２に示す。ｐチャ
ネルトランジスタ６、ｎチャネルトランジスタ７の組合
せにより論理ゲートを構成する。図２では２層金属配線
を有するデバイスを示しているが、配線は下層金属配線
８および上層金属配線９を用いてレイアウトする。
【００１６】図２で示したデバイス構造によって２入力
ＮＡＮＤゲートを構成した場合のレイアウト例を図３に
示す。２つの入力はゲート１０および１１に入力され
る。出力は下層金属配線１２に出力される。電源配線１
３および接地配線１４は下層金属配線でレイアウトされ
る。又、×印部がコンタクト部である。このように単位
となる論理ゲート内では上層金属配線を利用していない
ため、ゲート上に上層金属配線を通過させることができ
る。
【００１７】前述の単位となる論理ゲートを組合わせて
論理構成した例を図４に示す。論理ゲート１５，１６，
１７，１８を並べるだけで電源配線１９、接地配線２０
は接続される。論理の入出力は、並べられた論理ゲート
上に、電源配線、接地配線と平行して下層金属配線２１
を、直交して上層金属配線２２をレイアウトすることで
配線する。このように論理ゲート列をつくり、金属配線
をレイアウトすることでランダムロジックは構成でき
る。
【００１８】図５に本発明のレイアウト方法を適用した
コントロール部のレイアウト例を示す。マイクロプログ
ラムを格納したＲＯＭ２３と演算回路２４の間に、コン
トロール部のランダムロジックをレイアウトする。コン
トロール部への電源供給は、ＲＯＭ２３と演算回路２４
とに並行する方向に、主電源線２５、２７、主接地線２
６、２８を拡散層配線又は上層配線でレイアウトする。
この配線は電源電圧変動の影響が問題にならない程度に
充分に線幅のあるものとする。この主電源線、主接地線
に直交する方向に論理ゲート列２９、３０を構成し、ゲ
ート列の電源線３１、３３、接地線３２、３４を下層配
線で構成し、それぞれ、主電源線、主接地線に接続させ
る。この構成により、ゲート列の電源線、接地線の長さ
は、主電源線、主接地線同志の間隔で規定可能となる。
コントロール部は、ＲＯＭ２３、演算回路２４に並行す
る横方向に長くなる。そのため、ゲート列間にレイアウ
トされる下層金属配線３５等と、ゲート列上にレイアウ
トされる上層金属配線３６等の配線可能な本数はほぼ等
しくなる。
【００１９】
【発明の効果】本発明の一実施例によれば、ランダム論
理を論理ゲート列の形でレイアウト可能で、かつ論理ゲ
ート列内の電源線および接地線の長さを規定することが
できる。 また、本発明の一実施例によれば、ゲート列
上にレイアウトされる多層金属配線の縦方向および横方
向の配線本数をほぼ等しくすることができる。
【００２０】また、本発明の一実施例によれば、そのた
め論理ゲート列の形でコントロール部をレイアウトする
場合に、本発明のレイアウト方法は電源電圧変動の影響
を受けにくく、かつレイアウト面積を小さくすることが
できるという効果がある。Description: BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a layout of a logic LSI, and more particularly to a layout method suitable for a micro control type logic LSI. About. 2. Description of the Related Art In a conventional logic LSI which operates under microprogram control, a control section for decoding a microprogram and generating a control signal for an arithmetic section is manually laid out and configured in a random manner. [0003] Therefore, the layout of this part required a great deal of manpower. However, with the development of computer utilization technology and process technology, automatic layout can be applied to such parts. However, since the conventional layout method does not consider this automatic layout, it has been necessary to propose a new layout method for the control unit suitable for this. As a technique for making the layout of the control section regular, there is a use of a PLA (programmable logic array). I Triple E Journal of Solid State Circuits, 16
Vol. 5, No. 5, October 1981, Nos. 537-541
Page (IE 3 Journal of Solid-State circuits, VO
L. SG-16, No. 5, October 1981 pp537
541) CPU chip adopts this method.
However, when the PLA is used, the operation speed is inferior to that of the random gate. A layout using a random gate with emphasis on the operation speed of the control section is shown in I Triple E Micro, June 1983, pages 24 to 39 (IE 3 Micro June 1983, pp. 24 to 39). 16
Bit microcomputer MC68010 and the like. However, since the random gate portion has a manual layout, no consideration has been given to layout man-hours. [0006] The automatic layout method includes:
This is a layout method in which a logical configuration is made in units of logical gates using metal multilayer wiring. In this layout method, a power supply wiring and a ground wiring are laid out in a unit logic gate with lower metal wirings. The wiring width is not extremely large due to the restrictions on the area. Therefore, considering the power supply voltage fluctuation, the length of the logic gate array cannot be too long. In order to further reduce the layout area, the tendency is to be minimized when the number of lower metal wires and the number of upper metal wires are substantially the same. A logic LSI that operates under microprogram control includes a storage unit that stores a microprogram, an arithmetic unit that executes data processing, and a control unit that generates a control signal for the arithmetic unit by decoding a bit pattern of the microprogram. It is configured. Of these, the storage unit and the operation unit have a repetitive logic, so that a layout having a regular structure can be obtained. However, since the logic of the control unit has little repetition, it is likely to become an obstacle to layout. It is an object of the present invention to provide a layout system in which random logic gates formed in a logic LSI can be regularly arranged without deteriorating circuit characteristics. A logic LSI according to an embodiment of the present invention has the following configuration to solve the above-mentioned problem. The control unit, which is arranged in a rectangular shape between a rectangularly arranged storage unit and a rectangularly arranged arithmetic unit, receives a signal from the storage unit and outputs a signal to the arithmetic unit, Main power line and main ground line arranged substantially parallel to each side of the unit and the arithmetic unit, and a sub power line and sub ground arranged in a direction substantially orthogonal to the main power line A plurality of logic gates connected to the sub-power supply line and the sub-ground line, and arranged in the direction of the sub-power supply line; a first wiring which is a logic input / output of each logic gate; Wherein the main power supply line and the main ground line are wired using an upper metal wiring of a diffusion layer wiring or a metal two-layer wiring, and the sub power supply line and the sub ground line are formed of metal. The wiring is performed using a lower metal wiring of the two-layer wiring, Power supply line is connected to the main power line,
The sub-ground line is connected to the main ground line, and the first wiring is wired in a direction parallel to the main power supply line using an upper metal wiring of a metal two-layer wiring, and the second wiring is The wiring is formed using a lower metal wiring of the two-layer metal wiring in a direction parallel to the sub power supply line. The random logic gate section is formed by combining logic gates such as NAND and NOR. According to one embodiment of the present invention, power supply wiring and ground wiring are laid out in advance in each logic gate. Since this wiring has a line width that does not have a margin due to restrictions on the area, it is necessary to restrict the wiring length so as not to be too long in order to reduce the influence of power supply voltage fluctuation. Furthermore, in order to minimize the layout area, it is effective to make the number of wires that can be wired in the vertical and horizontal directions substantially the same. A layout method that simultaneously satisfies these two conditions is achieved. [0012] According to one embodiment of the present invention, b SICK LSI wiring length of the power supply wiring and ground wiring is laid in each logic gate is configured so as not et a very long can be achieved. According to one embodiment of the present invention, the number of wires that can be wired in the vertical and horizontal directions can be made substantially the same, and a logic LSI configured to reduce the layout area is achieved. be able to. FIG. 1 shows a configuration example of a logic LSI which operates under microprogram control. ROM (Read Only Memo
ry) 1 is a storage element section for storing a microprogram. The arithmetic circuit 2 is a part that executes data arithmetic processing. The control section 3 decodes the microprogram 4 and generates a control signal 5 for the arithmetic circuit, and is composed of a combinational circuit of logic gates 6. In the following embodiments, the case where the layout method of the present invention is applied to this configuration will be described. FIG. 2 shows an example of a vertical structure of a device formed by a C-MOS process having a multilayer metal wiring. A logic gate is constituted by a combination of the p-channel transistor 6 and the n-channel transistor 7. Although FIG. 2 shows a device having two-layer metal wiring, the wiring is laid out using lower metal wiring 8 and upper metal wiring 9. FIG. 3 shows a layout example when a two-input NAND gate is formed by the device structure shown in FIG. The two inputs are input to gates 10 and 11. The output is output to lower metal wiring 12. Power supply wiring 1
3 and ground wiring 14 are laid out with lower metal wiring. In addition, a cross mark portion is a contact portion. As described above, since the upper metal wiring is not used in the unit logic gate, the upper metal wiring can be passed over the gate. FIG. 4 shows an example in which a logic structure is formed by combining the above-mentioned logic gates as units. Logic gates 15, 16,
The power supply wiring 19 and the grounding wiring 20 can be obtained by simply arranging 17 and 18
Are connected. Logic input / output is performed on the arranged logic gates in parallel with the power supply wiring and the ground wiring, in parallel with the lower metal wiring 21.
Are arranged by orthogonally laying out the upper metal wiring 22. In this way, random logic can be configured by forming a logic gate row and laying out metal wiring. FIG. 5 shows a layout example of a control unit to which the layout method of the present invention is applied. The random logic of the control section is laid out between the ROM 23 storing the microprogram and the arithmetic circuit 24. The power supply to the control unit is performed by the ROM 23 and the arithmetic circuit 24.
And the main power supply lines 25 and 27 and the main grounding line 2
6 and 28 are laid out by diffusion layer wiring or upper layer wiring.
It is assumed that this wiring has a sufficient line width so that the influence of the power supply voltage fluctuation does not matter. Logic gate rows 29 and 30 are formed in a direction orthogonal to the main power supply line and the main ground line, and power supply lines 31 and 33 and ground lines 32 and 34 of the gate row are formed by lower-layer wirings. Connect to main ground line. With this configuration, the length of the power supply line and the ground line of the gate row can be defined by the interval between the main power supply line and the main ground line.
Control unit, R OM23, longer in the horizontal direction parallel to the arithmetic circuit 24. Therefore, the number of possible wirings, such as the lower metal wiring 35 laid out between the gate columns and the upper metal wiring 36 laid out on the gate column, are substantially equal. According to an embodiment of the present invention, random logic can be laid out in the form of a logic gate row, and the lengths of power supply lines and ground lines in the logic gate row can be defined. it can. Further, according to the embodiment of the present invention, the number of wirings in the vertical and horizontal directions of the multilayer metal wiring laid out on the gate row can be made substantially equal. According to one embodiment of the present invention, when the control section is laid out in the form of a logic gate array, the layout method of the present invention is less susceptible to power supply voltage fluctuations and has a smaller layout area. There is an effect that can be.
【図面の簡単な説明】
【図１】マイクロプログラム制御のロジックＬＳＩの構
成図。
【図２】適用デバイスの縦構造図。
【図３】基本となる論理ゲートのレイアウト例として２
入力ＮＡＮＤゲートのレイアウトを示す図。
【図４】論理ゲート列によってランダム論理をレイアウ
トした例を示す図。
【図５】本発明をコントロール部に適用したレイアウト
例を示す図。
【符号の説明】
１…マイクロプログラム格納用ＲＯＭ、２…データ処理
を行なう演算回路、３…コントロール部、８…下層金属
配線、９…上層金属配線、２９，３０…論理ゲート列。BRIEF DESCRIPTION OF THE DRAWINGS FIG. 1 is a configuration diagram of a logic LSI controlled by a microprogram. FIG. 2 is a vertical structural view of an applied device. FIG. 3 shows a layout example of a basic logic gate as 2
The figure which shows the layout of an input NAND gate. FIG. 4 is a diagram showing an example in which random logic is laid out by a logic gate array. FIG. 5 is a diagram showing a layout example in which the present invention is applied to a control unit. DESCRIPTION OF SYMBOLS 1 ... ROM for storing a microprogram, 2 ... arithmetic circuit for performing data processing, 3 ... control unit, 8 ... lower-layer metal wiring, 9 ... upper-layer metal wiring, 29, 30 ... logic gate array.
───────────────────────────────────────────────────── フロントページの続き (72)発明者 中村 英夫 東京都国分寺市東恋ケ窪１丁目280番地 株式会社日立製作所中央研究所内 (72)発明者 小泉 治男 東京都国分寺市東恋ケ窪１丁目280番地 株式会社日立製作所中央研究所内 (72)発明者 増田 弘之 東京都小平市上水本町1479番地 日立マ イクロコンピュータエンジニアリング株 式会社内 (56)参考文献 特開 昭58−87644（ＪＰ，Ａ) 特開 昭57−149762（ＪＰ，Ａ) 特開 昭59−207641（ＪＰ，Ａ) 特開 昭59−165436（ＪＰ，Ａ) 特開 昭57−100758（ＪＰ，Ａ) ────────────────────────────────────────────────── ─── Continuation of front page (72) Inventor Hideo Nakamura 1-280 Higashi Koikebo, Kokubunji-shi, Tokyo Central Research Laboratory, Hitachi, Ltd. (72) Inventor Haruo Koizumi 1-280 Higashi Koikebo, Kokubunji-shi, Tokyo Central Research Laboratory, Hitachi, Ltd. (72) Inventor Hiroyuki Masuda 1479 Kamizuhoncho, Kodaira City, Tokyo Icro Computer Engineering Co., Ltd. In the formula company (56) References JP-A-58-87644 (JP, A) JP-A-57-149762 (JP, A) JP-A-59-207641 (JP, A) JP-A-59-165436 (JP, A) JP-A-57-100758 (JP, A)
Claims (1)
の間に矩形状に配置された、前記記憶部より信号を受け
て前記演算部に信号を出力するコントロール部に、 前記記憶部と前記演算部とが対向する各辺に実質的に平
行に配置された主電源線および主接地線と、 前記主電源線と実質的に直交する方向に配置された副電
源線および副接地線と、 前記副電源線および前記副接地線に接続され、前記副電
源線の方向に配列された複数の論理ゲートと、 前記各論理ゲートの論理の入出力である第１の配線、お
よび第２の配線とを有し、 前記主電源線および前記主接地線は、拡散層配線又は金
属２層配線のうちの上層金属配線を用いて配線され、 前記副電源線および前記副接地線は金属２層配線のうち
の下層金属配線を用いて配線され、 前記副電源線は前記主電源線に接続され、 前記副接地線は前記主接地線に接続され、 前記第１の配線は、前記主電源線と平行な方向に、金属
２層配線のうちの上層金属配線を用いて配線され、 前記第２の配線は、前記副電源線と平行な方向に、金属
２層配線のうちの下層金属配線を用いて配線されてなる
ことを特徴とするロジックＬＳＩ。(57) [the claims] 1. A storage unit arranged in a rectangle, and a control unit arranged in a rectangular shape between the rectangularly arranged arithmetic unit and receiving a signal from the storage unit and outputting a signal to the arithmetic unit, the storage unit and the arithmetic unit A main power supply line and a main ground line disposed substantially parallel to each side of the operation unit and the sub power supply line and a sub ground line disposed in a direction substantially orthogonal to the main power supply line; A plurality of logic gates connected to the sub-power supply line and the sub-ground line and arranged in the direction of the sub-power supply line; a first wiring which is a logic input / output of each of the logic gates; The main power supply line and the main ground line are wired using a diffusion layer wiring or an upper metal wiring of a metal two-layer wiring, and the sub power supply line and the sub ground line are a metal two-layer wiring The sub-power supply line Is connected to the main power supply line, the sub ground line is connected to the main ground line, and the first wiring is an upper metal wiring of the metal two-layer wiring in a direction parallel to the main power supply line. A logic LSI, wherein the second wiring is wired in a direction parallel to the sub-power supply line using a lower metal wiring of a metal two-layer wiring.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6272020A JP2664345B2 (en) | 1994-11-07 | 1994-11-07 | Logic LSI |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6272020A JP2664345B2 (en) | 1994-11-07 | 1994-11-07 | Logic LSI |
Related Parent Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP60050502A Division JPH07107917B2 (en) | 1985-02-20 | 1985-03-15 | Logic LSI |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH07169844A JPH07169844A (en) | 1995-07-04 |
| JP2664345B2 true JP2664345B2 (en) | 1997-10-15 |
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ID=17508018
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP6272020A Expired - Lifetime JP2664345B2 (en) | 1994-11-07 | 1994-11-07 | Logic LSI |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2664345B2 (en) |
Family Cites Families (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
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| JPS59207641A (en) * | 1983-05-11 | 1984-11-24 | Hitachi Ltd | Integrated circuit |
-
1994
- 1994-11-07 JP JP6272020A patent/JP2664345B2/en not_active Expired - Lifetime
Also Published As
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| JPH07169844A (en) | 1995-07-04 |
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