JP4391728B2

JP4391728B2 - Semiconductor device

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Publication number: JP4391728B2
Application number: JP2002262533A
Authority: JP
Inventors: 敏祐井口; 晃徳柴山
Original assignee: Panasonic Corp; Matsushita Electric Industrial Co Ltd
Current assignee: Panasonic Corp; Panasonic Holdings Corp
Priority date: 2002-09-09
Filing date: 2002-09-09
Publication date: 2009-12-24
Anticipated expiration: 2022-09-09
Also published as: JP2004103770A

Description

【０００１】
【発明の属する技術分野】
本発明は、半導体装置に関するものである。
【０００２】
【従来の技術】
半導体装置においては、そのデザインルールの微細化が進むにつれて、メモリセルのワード線(通常はポリシリコン配線)の配線ピッチに対し、裏打ちに用いる金属配線の配線ピッチの方が大きくなってきている。
【０００３】
裏打ちに用いる金属配線の配線ピッチがワード線の配線ピッチより大きいと、どんなにワード線を微細化することができても、裏打ちに用いる金属配線の配線ピッチが大きいために結果としてワード線の配線ピッチをつめることができないことから、裏打ち金属配線を設ける代わりにワード線を多分割してメモリセル間にサブロウデコーダ回路を設けた階層ワード線方式が使われるようになっている。また、ワード線裏打ち方式において、ワード線を裏打ちする２本の金属配線につき２層の金属配線層に１本ずつ配線することにより配線ピッチを緩和しているものもある（例えば、特許文献１参照）。
【０００４】
【特許文献１】
特開２０００−３０７０７５号公報（第２−７頁）
【０００５】
【発明が解決しようとする課題】
しかし、前述の階層ワード線方式では、メモリサブアレイ上は微細なポリシリコンゲートのみで配線されていることから、サブワード線駆動回路から遠い所のサブワード線の立ち上がりが遅いという課題があった。
【０００６】
また、先に述べた金属配線を２層に分けて配線するワード線裏打ち方式では、プロセスの微細化が進むと十分な配線幅と配線間隔（以下、配線幅寸法と配線間隔寸法とを加えたものを配線ピッチという。）を確保することが困難になり、チップ動作の性能向上を図ることができなくなってしまう。
【０００７】
以上の問題点は、メモリのデータ線に関しても同様に当てはまり、微細化に伴う配線ピッチの縮小が性能に及ぼす影響は無視できなくなってきている。
【０００８】
本発明の目的は、このような問題点を解決するため、プロセスの微細化を進めても十分な配線ピッチを確保して微細化と動作性能の向上とを両立することのできる半導体装置を提供することにある。
【０００９】
【課題を解決するための手段】
上記課題を解決するため、本発明の請求項１記載の半導体装置は、３本以上の複数の配線と、複数の配線の配線材料と比べて抵抗の低い配線材料で構成され複数の配線と対応する複数の裏打ち配線と、複数の配線を形成した単一の配線層と、複数の裏打ち配線を形成した複数の裏打ち配線層と、複数の配線と複数の裏打ち配線とを接続するために単一の配線層および複数の裏打ち配線層に形成された接続領域とを備え、複数の裏打ち配線層は、複数の裏打ち配線と同数で、各裏打ち配線は、接続領域にて他のすべての裏打ち配線層に接続変更されるとともに対応する配線と接続され、各裏打ち配線は、接続領域内の各裏打ち配線層にて複数の配線の２倍以上のピッチで配線されたことを特徴とする。
【００１０】
請求項１記載の発明によれば、低抵抗な裏打ち配線を３層以上の配線層に分割して配線することで、高抵抗でグローバルな配線のピッチ緩和を実現できると同時に、低抵抗な裏打ち配線と高抵抗な配線の接続領域に関しても、接続した配線を順に最上層に引き上げる構成にすることで、接続領域における配線ピッチの緩和が実現可能となる。したがって、微細化が進んでも裏打ち配線の配線ピッチを緩和できることにより、配線間容量を低減でき、配線遅延を増大させることなく、微細化と動作性能の向上とを両立することができる。
【００１１】
また、本発明の請求項２記載の半導体装置は、マトリクス状に配置された複数のワード線の各々および複数のビット線の各々と接続された複数のメモリセルを有したメモリセルアレイと、複数のワード線の各々に出力するワード線駆動回路と、複数のワード線と比べて抵抗が低く、複数のワード線と対応する複数の裏打ち配線と、メモリセルアレイを分割するように配置され、複数のワード線と複数の裏打ち配線とを接続するための裏打ち領域とを備え、複数の裏打ち配線はＮ層（Ｎは３以上）の裏打ち配線層で形成され、隣接するＮ本のワード線に対応する裏打ち配線のそれぞれは、メモリセルアレイ上で異なる裏打ち配線層にて１本ずつ配線され、裏打ち領域にて他のすべての裏打ち配線層に接続変更されるとともに対応するワード線と接続され、裏打ち領域内の裏打ち配線は各裏打ち配線層にて複数のワード線の２倍以上のピッチで配線されたことを特徴とする。
【００１２】
請求項２記載の発明によれば、裏打ち配線を３層以上の配線層に分割して配線することで、裏打ち配線の配線ピッチを裏打ち領域ではワード線ピッチの２倍とし、メモリセルアレイ上ではワード線ピッチの(裏打ち配線層数)倍にすることが可能となる。したがって、微細化が進んでも裏打ち配線の配線ピッチを緩和できることにより、配線間容量を低減でき、ワード線の立ち上がり時間を早くすることができ、微細化と動作性能の向上とを両立することができる。
【００１３】
本発明の請求項３記載の半導体装置は、マトリクス状に配置された複数のワード線の各々および複数のビット線の各々と接続された複数のメモリセルを有したメモリセルアレイと、複数のワード線の各々に出力するワード線駆動回路と、
複数のワード線と比べて抵抗が低く、複数のワード線と対応する複数の裏打ち配線と、メモリセルアレイを分割するように配置され、複数のワード線と複数の裏打ち配線とを接続するための裏打ち領域とを備え、複数の裏打ち配線は上層，中間層および下層の３層の裏打ち配線層で形成され、隣接する４本のワード線に対応する裏打ち配線は、メモリセルアレイ上で上層配線層と下層配線層の２層に２本ずつ配線され、裏打ち領域では、上層配線層と下層配線層の２層に２本ずつ配線されるとともに対応するワード線と接続され、かつ下層配線層に配線される２本のうちの一本の裏打ち配線の一部は中間配線層で配線されたことを特徴とする。
【００１４】
請求項３記載の発明によれば、裏打ち配線をメモリセルアレイ上では２層、裏打ち領域では３層の配線層に分割して配線することで、裏打ち配線の配線ピッチをワード線ピッチの２倍にすることが可能となる。したがって、微細化が進んでも裏打ち配線の配線ピッチを緩和できることにより、配線間容量を低減でき、ワード線の立ち上がり時間を早くすることができ、微細化と動作性能の向上とを両立することができる。また、中間配線層は裏打ち領域のみで裏打ち配線に使用することから、メモリセルアレイ上では中間配線層をデータ線などの他の配線に使用することができる。
【００１５】
請求項４記載の半導体装置は、マトリクス状に配置された複数のサブワード線の各々および複数のビット線の各々に接続された複数のメモリセルを有した複数のメモリサブアレイと、複数のサブワード線の各々に出力する複数のサブワード線駆動回路と、複数のサブワード線と比べて抵抗が低く、複数のサブワード線に対応する複数の裏打ち配線と、メモリサブアレイの両側に配置されこのメモリサブアレイのサブワード線を１本おきに駆動する一対のサブワード線駆動回路とメモリサブアレイとの間に配置され、複数のサブワード線と複数の裏打ち配線とを接続するための裏打ち領域とを備え、複数の裏打ち配線はＮ層（Ｎは２以上）の裏打ち配線層で形成され、隣接するＮ本のサブワード線に対応する裏打ち配線のそれぞれは、メモリサブアレイ上で異なる裏打ち配線層にて１本ずつ配線され、メモリサブアレイの両側に配置された裏打ち領域にて対応するサブワード線と接続されたことを特徴とする。
【００１６】
請求項４記載の発明によれば、メモリサブアレイの両側に裏打ち領域を配置し裏打ち配線を３層以上の配線層に分割して配線することで、裏打ち配線の配線ピッチをサブワード線ピッチの(裏打ち配線層数)倍にすることが可能となる。したがって、微細化が進んでも裏打ち配線の配線ピッチを緩和できることにより、配線間容量を低減でき、サブワード線の立ち上がり時間を早くすることができ、微細化と動作性能の向上とを両立することができる。
【００１７】
請求項５記載の半導体装置は、マトリクス状に配置された複数のサブワード線の各々および複数のビット線の各々に接続された複数のメモリセルを有した複数のメモリサブアレイと、複数のサブワード線の各々に出力する複数のサブワード線駆動回路と、複数のサブワード線と比べて抵抗が低く、複数のサブワード線に対応する複数の裏打ち配線と、メモリサブアレイの両側に配置されこのメモリサブアレイのサブワード線を１本おきに駆動する一対のサブワード線駆動回路とメモリサブアレイとの間に配置され、複数のサブワード線と複数の裏打ち配線とを接続するための裏打ち領域とを備え、複数の裏打ち配線はＮ層（Ｎは２以上）の裏打ち配線層で形成され、隣接するＮ本のサブワード線に対応する裏打ち配線のそれぞれは、メモリサブアレイ上で異なる裏打ち配線層にて１本ずつ配線され、一対のうちそれぞれの裏打ち配線に対応するサブワード線を駆動する一のサブワード線駆動回路内にて対応するサブワード線と接続され、かつ他のサブワード線駆動回路と隣接する裏打ち領域にて対応するサブワード線に接続されたことを特徴とする。
【００１８】
請求項５記載の発明によれば、メモリサブアレイの両側に裏打ち領域を配置し裏打ち配線を２層以上の配線層に分割して配線することで、裏打ち配線の配線ピッチをメモリサブアレイ上でサブワード線ピッチの(裏打ち配線層数)倍にすることが可能となる。したがって、微細化が進んでも裏打ち配線の配線ピッチを緩和できることにより、配線間容量を低減でき、サブワード線の立ち上がり時間を早くすることができ、微細化と動作性能の向上とを両立することができる。
【００１９】
本発明の請求項６記載の半導体装置は、マトリクス状に配置された複数のサブワード線の各々および複数のビット線の各々に接続された複数のメモリセルを有した複数のメモリサブアレイと、複数のサブワード線の各々に出力する複数のサブワード線駆動回路と、複数のサブワード線と比べて抵抗が低く、複数のサブワード線に対応する複数の裏打ち配線と、メモリサブアレイの両側に配置されこのメモリサブアレイのサブワード線を１本おきに駆動する一対のサブワード線駆動回路とメモリサブアレイとの間に配置され、複数のサブワード線と複数の裏打ち配線とを接続するための第１の裏打ち領域と、メモリサブアレイを分割するようにメモリサブアレイの中央部に配置され、複数のサブワード線と複数の裏打ち配線とを接続するための第２の裏打ち領域とを備え、複数の裏打ち配線はＮ層（Ｎは２以上）の裏打ち配線層で形成され、隣接する２×Ｎ本のサブワード線に対応する裏打ち配線のうち、一対のうち一のサブワード線駆動回路で駆動されるサブワード線と対応する裏打ち配線のそれぞれは、メモリサブアレイ上で異なる裏打ち配線層にて１本ずつ配線され、一のサブワード線駆動回路と隣接する第１の裏打ち領域にて対応するサブワード線に接続されるとともに第２の裏打ち領域にて対応するサブワード線に接続され、かつ第２の裏打ち領域から他のサブワード線駆動回路側へは配線しないことを特徴とする。
【００２０】
請求項６記載の発明によれば、Ｎ層の配線層を用いて裏打ち配線を形成するとともに、メモリサブアレイの両側に第１の裏打ち領域を配置するとともにメモリサブアレイの中央部に第２の裏打ち領域を配置しているため、裏打ち配線の長さを半分にして、各配線層にて裏打ち配線同士が入り組まないようにでき、Ｎ層の裏打ち配線層を用いることで裏打ち配線の配線ピッチをサブワード線ピッチの２Ｎ倍にすることが可能となる。したがって、微細化が進んでも裏打ち配線の配線ピッチを緩和できることにより、配線間容量を低減でき、サブワード線の立ち上がり時間を早くすることができ、微細化と動作性能の向上とを両立することができる。
【００２１】
本発明の請求項７記載の半導体装置は、マトリクス状に配置された複数のサブワード線の各々および複数のビット線の各々に接続された複数のメモリセルを有した複数のメモリサブアレイと、複数のサブワード線の各々に出力する複数のサブワード線駆動回路と、複数のサブワード線と比べて抵抗が低く、複数のサブワード線に対応する複数の裏打ち配線と、メモリサブアレイの両側に配置されこのメモリサブアレイのサブワード線を１本おきに駆動する一対のサブワード線駆動回路とメモリサブアレイとの間に配置され、複数のサブワード線と複数の裏打ち配線とを接続するための第１の裏打ち領域と、メモリサブアレイを分割するようにメモリサブアレイの中央部に配置され、複数のサブワード線と複数の裏打ち配線とを接続するための第２の裏打ち領域とを備え、複数の裏打ち配線は１層の裏打ち配線層で形成され、隣接する２本のサブワード線に対応する裏打ち配線のうち、一対のうち一のサブワード線駆動回路で駆動されるサブワード線と対応する裏打ち配線は、メモリサブアレイ上で裏打ち配線層にて配線され、一のサブワード線駆動回路と隣接する第１の裏打ち領域にて対応するサブワード線に接続されるとともに第２の裏打ち領域にて対応するサブワード線に接続され、かつ第２の裏打ち領域から他のサブワード線駆動回路側へは配線しないことを特徴とする。
【００２２】
請求項７記載の発明によれば、１層の配線層を用いて裏打ち配線を形成するとともに、メモリサブアレイの両側に第１の裏打ち領域を配置するとともにメモリサブアレイの中央部に第２の裏打ち領域を配置しているため、裏打ち配線の長さを半分にして、各配線層にて裏打ち配線同士が入り組まないようにでき、裏打ち配線の配線ピッチをサブワード線ピッチの２倍にすることが可能となる。したがって、微細化が進んでも裏打ち配線の配線ピッチを緩和できることにより、配線間容量を低減でき、サブワード線の立ち上がり時間を早くすることができ、微細化と動作性能の向上とを両立することができる。
【００２３】
本発明の請求項８記載の半導体装置は、請求項６または７記載の半導体装置において、一対のサブワード線駆動回路のうち少なくとも一方は、その両側にメモリサブアレイが配置され両側のメモリサブアレイのサブワード線を１本おきに駆動する両側サブワード線駆動回路であり、両側サブワード線駆動回路の一方の側の第１の裏打ち領域に代えて配線変更領域を設け、両側サブワード線駆動回路の他方の側の第１の裏打ち領域にて裏打ち配線を対応するサブワード線に接続するとともに両側サブワード線駆動回路で使用されていない配線層を用いた配線に接続変更し、この接続変更した配線で両側サブワード線駆動回路を通過させ、配線変更領域で第２の裏打ち領域にて対応するサブワード線に接続された裏打ち配線と接続されたことを特徴とする。
【００２４】
請求項８記載の発明によれば、請求項６または７と同様の効果が得られる他、おいて、第１の裏打ち領域をサブワード線駆動回路の片方のみと、もう片方は配線変更領域としてサブワード線と裏打ち接続しないため、配線変更領域はメモリサブアレイ上に配置することができる。したがって、裏打ち領域を削減し、チップ面積の増大を抑えることができる。
【００２５】
本発明の請求項９記載の半導体装置は、マトリクス状に配置された複数のワード線の各々および複数のビット線の各々と接続された複数のメモリセルを有したメモリセルアレイと、複数のビット線各々に対応して設けられる複数のセンスアンプ回路と、複数のセンスアンプ回路の各々に対応して接続された複数のデータ線と、メモリセルアレイを分割するように配置され、複数のセンスアンプ回路を有したセンスアンプ回路領域とを備え、複数のデータ線はＮ層（Ｎは３以上）の配線層で形成され、隣接するＮ個のセンスアンプ回路に対応するデータ線のそれぞれは、メモリセルアレイ上で異なる配線層にて１本ずつ配線され、センスアンプ回路領域にて他のすべての配線層に接続変更されるとともに対応するセンスアンプ回路と接続され、センスアンプ回路領域内のデータ線は各配線層において複数のビット線の２倍以上のピッチで配線されたことを特徴とする。
【００２６】
請求項９記載の発明によれば、データ線を３層以上の配線層に分割して配線することで、データ線の配線ピッチをセンスアンプ回路領域では分割しない場合の２倍とし、メモリセルアレイ上では分割しない場合の(分割配線層数：Ｎ)倍にすることが可能となる。したがって、微細化が進んでもデータ線の配線ピッチを緩和できることにより、配線間容量を低減でき、データ線の配線遅延を少なくすることができ、微細化と動作性能の向上とを両立することができる。
【００２７】
本発明の請求項１０記載の半導体装置は、マトリクス状に配置された複数のワード線の各々および複数のビット線の各々と接続された複数のメモリセルを有したメモリセルアレイと、複数のビット線各々に対応して設けられる複数のセンスアンプ回路と、複数のセンスアンプ回路の各々に対応して接続された複数のデータ線と、メモリセルアレイを分割するように配置され、複数のセンスアンプ回路を有したセンスアンプ回路領域とを備え、複数のデータ線は上層，中間層および下層の３層の配線層で形成され、隣接する４個のセンスアンプ回路に対応するデータ線は、メモリセルアレイ上で上層配線層と下層配線層の２層に２本ずつ配線され、センスアンプ回路領域では、上層配線層と下層配線層の２層に２本ずつ配線されるとともに対応するセンスアンプ回路と接続され、かつ下層配線層に配線される２本のうちの一本のデータ線の一部は中間配線層で配線されたことを特徴とする。
【００２８】
請求項１０記載の発明によれば、データ線をメモリセルアレイ上では２層、裏打ち領域では３層の配線層に分割して配線することで、データ線の配線ピッチを分割しない場合の２倍にすることが可能となる。したがって、微細化が進んでもデータ線の配線ピッチを緩和できることにより、配線間容量を低減でき、データ線の配線遅延を少なくすることができ、微細化と動作性能の向上とを両立することができる。また、中間配線層はセンスアンプ回路領域のみでデータ線に使用することから、メモリセルアレイ上の中間配線層をワード線や電源線などの他の信号配線に使用することが可能となる。
【００２９】
【発明の実施の形態】
以下に、本発明の実施の形態について、図面を参照しながら説明する。
【００３０】
（第１の実施の形態；請求項１，２に関連）
図１は、本発明の第１の実施の形態における半導体装置の配置概念図である。図１のメモリセルアレイ左端部にあるワード線駆動回路の出力は、ワード線ＷＬと裏打ち配線ＷＬａに接続され、これらの信号線はメモリセルアレイ上に配置されている。メモリセルアレイは決まったメモリセルの個数ごと(２５６ｋｂｉｔや６４ｋｂｉｔなど)にメモリサブアレイに分割されており、メモリサブアレイとメモリサブアレイとの間にワード線ＷＬと裏打ち配線ＷＬａとを接続するためのワード線裏打ち部を設けている。図示されていないが、各メモリサブアレイには、マトリクス状に配置された複数のワード線ＷＬの各々および複数のビット線の各々と接続された複数のメモリセルを備えている。
【００３１】
図２は、本発明の第１の実施の形態における半導体装置の要部構成を示す概念図である。図２においては、下層から順にゲート電極配線層，第１配線層，第２配線層，第３配線層，第４配線層が設けられており、図２中に示された丸は、配線の接続箇所を示し、ワード線裏打ち部において、丸と丸とを繋ぐ太線は、上層と下層との配線間をその間の層間絶縁膜に形成された接続孔を介して接続したコンタクト部分と、ワード線ＷＬ（ｎ）〜ＷＬ（ｎ+３）の並び方向の向きに形成される層間絶縁膜上の配線部分（この配線部分がない場合もある）とを合わせて、区別せずに示している。また、第４配線層にて配線を示す破線が、平行な２本のライン（図示せず）上に配置されているが、これは、平面的に見た（上から見た）配線の配置状態を示し、第３，第２，第１配線層およびゲート電極配線層についても同様に示されている。なお、後述する各実施の形態における要部構成を示す概念図についても同様の方法で示している。
【００３２】
図２において、ＷＬ（ｎ）〜ＷＬ（ｎ+３）はメモリセルのワード線であり（ｎは０以上の４の倍数）、低抵抗な金属配線等よりも幅が微細でシート抵抗値の高いポリシリコン等からなるゲート電極配線で形成されている。
【００３３】
また、低抵抗の金属配線等をワード線の裏打ち配線ＷＬａ（ｎ）〜ＷＬａ（ｎ＋３）として第１配線層〜第４配線層の各層に配置している。
【００３４】
メモリサブアレイ部では、ＷＬａ（ｎ）を第１配線層に、ＷＬａ（ｎ＋１）を第２配線層に、ＷＬａ（ｎ＋２）を第３配線層に、ＷＬａ（ｎ＋３）を第４配線層にそれぞれ低抵抗の裏打ち配線として配置している。
【００３５】
すなわち、メモリサブアレイ部では、ゲート電極配線層にワード線ＷＬ（ｎ）〜ＷＬ（ｎ＋３）が４本配置される領域内で、第１配線層〜第４配線層の各層に裏打ち配線ＷＬａ（ｎ）〜ＷＬａ（ｎ＋３）がそれぞれ１本ずつ配置される構成となるため、裏打ち配線はワード線ピッチの４倍の配線ピッチを各配線層にて実現することができ、裏打ち配線の配線ピッチを緩和することができる。
【００３６】
以下に、ワード線裏打ち部での裏打ち配線の接続変更およびワード線の裏打ち接続について説明する。まず、第１配線層の裏打ち配線ＷＬａ（ｎ）を、ゲート電極配線層のワード線ＷＬ（ｎ）に接続するとともに最上層の第４配線層へ接続変更する。その第４配線層から第３配線層へ接続変更し、以下順次下層の配線層へ接続変更を繰り返し、第１配線層へたどり着くまで接続変更を行う。
【００３７】
第２配線層〜第４配線層の裏打ち配線ＷＬａ（ｎ＋１）〜ＷＬａ（ｎ＋３）については、それぞれ順次下層の配線層へ接続変更して第１配線層まで引き下げ、さらにゲート電極配線層のワード線ＷＬ（ｎ＋１）〜ＷＬ（ｎ＋３）と接続する。
【００３８】
例えば、第２配線層の裏打ち配線ＷＬａ（ｎ＋１）を第１配線層に接続変更し、第１配線層に接続変更された裏打ち配線ＷＬａ（ｎ＋１）をゲート電極配線層のワード線ＷＬ（ｎ＋１）と接続する。同様のことを第４配線層の裏打ち配線ＷＬａ（ｎ＋３）がゲート電極配線層のワード線ＷＬ（ｎ＋３）と接続されるまで配線の接続変更を繰り返すことで、全てのワード線に対して、低抵抗の裏打ち配線を接続する。
【００３９】
そして、第１配線層へ接続変更された裏打ち配線ＷＬａ（ｎ＋１）〜ＷＬａ（ｎ＋３）は、前述のようにワード線に接続されるとともに、最上層の第４配線層へ接続変更され、第４配線層に接続変更された裏打ち配線ＷＬａ（ｎ＋１）〜ＷＬａ（ｎ＋３）をそれぞれ順次下層の配線層へ接続変更してそれぞれ元の配線層に至るまで接続変更をする。
【００４０】
このように、ワード線裏打ち部では、第１配線層にまで順次引き下げた裏打ち配線ＷＬａ（ｎ）〜ＷＬａ（ｎ＋３）を、ワード線ＷＬ（ｎ）〜ＷＬ（ｎ＋３）に接続するとともに、最上層の第４配線層へ接続変更し、さらに元の配線層へたどり着くまで接続変更を行う構成により、第１〜第４配線層の各層において、ワード線が４本存在する領域中に、裏打ち配線を２本のライン上に配線することになる。したがって、各層における裏打ち配線のピッチをワード線ピッチの２倍にできる。
【００４１】
図３〜図６は本実施の形態における配線の配置を示す平面図である。図３はゲート電極配線層と第１配線層の配線を示し、これらの配線層間のコンタクトをＣ１で示す。図４は第１配線層と第２配線層の配線を示し、これらの配線層間のコンタクトをＣ２で示す。図５は第２配線層と第３配線層の配線を示し、これらの配線層間のコンタクトをＣ３で示す。図６は第３配線層と第４配線層の配線を示し、これらの配線層間のコンタクトをＣ４で示す。
【００４２】
以上のように、メモリサブアレイ部では第１配線層〜第４配線層の各層における裏打ち配線の配線ピッチをワード線ピッチの４倍とすることができ、また、ワード線裏打ち部では第１配線層〜第４配線層の各層における裏打ち配線の配線ピッチをワード線ピッチの２倍とすることができ、その結果、各配線層における裏打ち配線の配線ピッチを緩和することができる。つまり、裏打ち配線ＷＬａを設けてワード線ＷＬの配線負荷を低減しつつ、プロセスの微細化が進むこと等によってワード線ＷＬのピッチよりも裏打ち配線ＷＬａのピッチを緩和する必要が生じた場合は、本構成を採用することによって各配線層における裏打ち配線の配線ピッチをワード線の配線ピッチの２倍に相当する寸法で実現することができ、各配線層における裏打ち配線の配線ピッチを緩和可能である。
【００４３】
このように、ワード線のピッチに比べ、また、裏打ち配線を単層で配線したときと比べて、裏打ち配線のピッチを緩和することができ、配線間容量を低減し、ワード線の立ち上がり時間を早くすることができるため、装置の微細化と動作性能の向上との両立を図ることができる。
【００４４】
なお、第１の実施の形態では、ワード線４本に対して裏打ち配線層を４層使用し、メモリサブアレイ部での配線ピッチを従来の配線ピッチと比べて４倍にして配線ピッチを緩和していたが、これに制限されるものでなく、配線層が３層以上の場合であれば、同様にしてメモリサブアレイ部において配線ピッチを配線層数倍にまで緩和することが可能である。
【００４５】
（第２の実施の形態；請求項３に関連）
図７は、本発明の第２の実施の形態における半導体装置の要部概念図であり、その全体構成は第１の実施の形態にて用いた図１に示したものと同様である。図７において、ＷＬ（ｎ）〜ＷＬ（ｎ＋３）はメモリセルのワード線であり（ｎは０以上の４の倍数）、低抵抗な金属などの配線よりも幅が微細でシート抵抗値の高いゲート電極配線で形成されている。
【００４６】
低抵抗の金属などを使用した配線をワード線の裏打ち配線ＷＬａ（ｎ）〜ＷＬａ（ｎ＋３）として第１配線層〜第３配線層までの計３層に配置している。
【００４７】
本実施の形態では、メモリサブアレイ部においてＷＬａ（ｎ），ＷＬａ（ｎ＋２）を第１配線層に、ＷＬａ（ｎ＋１），ＷＬａ（ｎ＋３）を第３配線層に低抵抗の裏打ち配線として配置している。
【００４８】
次に、ワード線裏打ち部での裏打ち配線の接続変更およびワード線の裏打ち接続について説明する。ワード線裏打ち部において、まず第１配線層のＷＬａ（ｎ）を、ゲート電極配線層のＷＬ（ｎ）と接続するとともに第２配線層に接続変更し、第１配線層においてワード線が４本存在する領域に裏打ち配線が１本存在する状態にする。
【００４９】
次に、第３配線層のＷＬａ（ｎ＋１）をゲート電極配線層のＷＬ（ｎ＋１）に裏打ち接続する。本実施の形態では、図７において第３配線層からゲート電極配線層に直接裏打ち接続されるように表現されているが、途中で第２配線層と第１配線層に接続変更した後に、ゲート電極配線層のＷＬ（ｎ＋１）に裏打ち接続する構成とすることもできる。
【００５０】
次に、第１配線層のＷＬａ（ｎ＋２）をゲート電極配線層のＷＬ（ｎ＋２）に裏打ち接続し、次いで第３配線層のＷＬａ（ｎ＋３）をゲート電極配線層のＷＬ（ｎ＋３）に裏打ち接続する。このときもＷＬａ（ｎ＋１）をＷＬ（ｎ＋１）に裏打ち接続したときと同様に、第３配線層のＷＬａ（ｎ＋３）をゲート電極配線層のＷＬ（ｎ＋３）と裏打ち接続する途中で、第２配線層と第１配線層に接続変更してから裏打ち接続する構成とすることも可能である。最後に、第２配線層に接続変更されたＷＬａ（ｎ）を第１配線層に接続変更する。
【００５１】
図８〜図１０は本実施の形態における配線の配置を示す平面図である。図８はゲート電極配線層と第１配線層の配線を示し、これらの配線層間のコンタクトをＣ１で示す。図９は第１配線層と第２配線層の配線を示し、これらの配線層間のコンタクトをＣ２で示す。図１０は第２配線層と第３配線層の配線を示し、これらの配線層間のコンタクトをＣ３で示す。
【００５２】
以上のような構成を採用することにより、裏打ち配線層を３層準備して、メモリサブアレイ部では３層の裏打ち配線層のうち２層を使用してワード線の配線ピッチの２倍の配線ピッチを各配線層にて実現し、ワード線裏打ち部では配線層３層全てを使用して、他の配線層に接続変更するためのコンタクトを配置する場所についてもワード線ピッチの２倍の配線ピッチを各配線層にて実現することができ、裏打ち配線の配線ピッチを緩和することができ、配線間容量を低減し、ワード線の立ち上がり時間を早くすることができるため、装置の微細化と動作性能の向上との両立を図ることができる。
【００５３】
また、このような構成を採用することによって、メモリサブアレイ部においては、ワード線の裏打ち用に裏打ち配線層を３層用意したうちの２層しか使用しないことから、メモリサブアレイ部の残り１層の第２配線層に他の信号線などを配線することが可能となる。
【００５４】
（第３の実施の形態：請求項４に関連）
図１１に、本実施の形態における半導体装置の配置概念図を示す。この構成では、サブワード線駆動回路とメモリサブアレイとの間にワード線裏打ち部を配置しており、サブワード線駆動回路の出力配線であるサブワード線は、このワード線裏打ち部において上層に配置される裏打ち配線と接続される。１つのサブワード線駆動回路は、メモリサブアレイの１本おきのサブワード線を駆動（活性化）し、メモリサブアレイの両側に配置されたサブワード線駆動回路はそれぞれ異なるサブワード線を駆動する。したがって、両側の２つのサブワード線駆動回路によって、メモリサブアレイの全てのサブワード線が駆動される。また、メインワード線駆動回路から横方向（サブワード線の配線方向）に配置された各サブワード線駆動回路に接続される複数のメインワード線（図示せず）設けられ、１本のメインワード線を介して、各サブワード線駆動回路において複数のサブワード線が選択される（例えば、特開２０００−２６９４５９号公報参照）。
【００５５】
図１２は、本発明の第３の実施の形態における半導体装置の要部構成を示す概念図である。図１２において、ＷＬ（ｎ）〜ＷＬ（ｎ＋３）はメモリセルのサブワード線であり（ｎは０以上の４の倍数）、低抵抗な金属などの配線よりも幅が微細でシート抵抗の高いゲート電極配線で形成されている。
【００５６】
低抵抗の金属などを使用した配線をサブワード線の裏打ち配線ＷＬａ（ｎ）〜ＷＬａ（ｎ＋３）として第１配線層〜第４配線層の計４層に配置している。本実施の形態では、メモリサブアレイ部において、ＷＬａ（ｎ）を第１配線層、以下順にＷＬ（ｎ＋1）〜ＷＬａ（ｎ＋３）を第２〜第４配線層に裏打ち配線として配置している。
【００５７】
次に、本実施の形態におけるサブワード線の裏打ち接続の取り方について図１２を用いて説明する。メモリサブアレイ部に近いワード線裏打ち部において、まずＷＬ（ｎ）を第１配線層のＷＬａ（ｎ）と裏打ち接続する。
【００５８】
次いで、ＷＬａ（ｎ）とＷＬ（ｎ）とを裏打ち接続したところよりもメモリサブアレイから遠い側において、ＷＬ（ｎ＋１）を第２配線層のＷＬａ（ｎ＋１）と裏打ち接続する。これを順にＷＬ（ｎ＋３）まで繰り返す。このような裏打ち接続をメモリサブアレイ部の両端に配置されたワード線裏打ち部において行う。
【００５９】
以上のような構成を採用することにより、本実施の形態ではメモリサブアレイ上および裏打ち部のいずれにおいても、サブワード線ピッチの４倍の裏打ち配線ピッチを各配線層にて実現することができ、裏打ち配線の配線ピッチを緩和することができ、配線間容量を低減し、サブワード線の立ち上がり時間を早くすることができるため、装置の微細化と動作性能の向上との両立を図ることができる。
【００６０】
なお、本実施の形態では、裏打ち配線層を４層用いたが、これに限定されず、ピッチ緩和したい分だけ裏打ち配線層を用いて、容易にピッチ緩和を実現できる。
【００６１】
（第４の実施の形態：請求項５に関連）
図１３は本発明の第４の実施の形態における半導体装置の配置概念図である。この構成では、サブワード線駆動回路とメモリサブアレイとの間にサブワード線の裏打ち部を配置し、この裏打ち部とサブワード線駆動回路内にて裏打ち接続を行っている。
【００６２】
図１４は、本発明の第４の実施の形態における半導体装置の要部構成を示す概念図である。図１４において、ＷＬ（ｎ）〜ＷＬ（ｎ＋３）はメモリセルのサブワード線であり（ｎは０以上の４の倍数）、低抵抗な金属などの配線よりも幅が微細でシート抵抗の高いゲート電極配線で形成されている。
【００６３】
低抵抗の金属などを使用した配線層をサブワード線の裏打ち配線ＷＬａ（ｎ）〜ＷＬａ（ｎ＋３）として第１配線層〜第４配線層の計４層に配置している。
【００６４】
次に、本実施の形態におけるサブワード線の裏打ち接続の取り方について説明する。まず、サブワード線駆動回路ａ内でその出力配線のＷＬ（ｎ）を第１配線層のＷＬａ（ｎ）と裏打ち接続する。同様に、サブワード線駆動回路ａ内でその出力配線のＷＬ（ｎ＋２）を第３配線層のＷＬａ（ｎ＋２）と裏打ち接続する。
【００６５】
これらの裏打ち配線ＷＬａ（ｎ），ＷＬａ（ｎ＋２）は、ワード線裏打ち部ａおよびメモリサブアレイ部の上を通過して、ワード線裏打ち部ｂで再度サブワード線ＷＬ（ｎ），ＷＬ（ｎ＋２）に裏打ち接続される。
【００６６】
このワード線裏打ち部ｂでは、サブワード線駆動回路ｂからの出力配線であるＷＬ（ｎ＋１），ＷＬ（ｎ＋３）の裏打ち配線ＷＬａ（ｎ＋１），ＷＬａ（ｎ＋３）も通過していることから、裏打ち接続の接続部に関しては、通過配線ＷＬａ（ｎ＋１），ＷＬａ（ｎ＋３）を避ける必要がある。例えば、第２配線層では、ゲート電極配線層（ＷＬ（ｎ＋２）から第３配線層（ＷＬａ（ｎ＋２））に引き上げる部分で、通過配線である第２配線層のＷＬａ（ｎ＋１）と２本分通す必要があるため、サブワード線ピッチの２倍の配線ピッチとなる。
【００６７】
また、サブワード線駆動回路ｂ内でその出力配線のＷＬ（ｎ＋１）を第２配線層のＷＬａ（ｎ＋１）と裏打ち接続する。同様に、サブワード線駆動回路ｂ内でその出力配線のＷＬ（ｎ＋３）を第４配線層のＷＬａ（ｎ＋３）と裏打ち接続する。
【００６８】
これらの裏打ち配線ＷＬａ（ｎ＋１），ＷＬａ（ｎ＋３）は、ワード線裏打ち部ｂおよびメモリサブアレイ部の上を通過して、ワード線裏打ち部ａで再度サブワード線ＷＬ（ｎ＋１），ＷＬ（ｎ＋３）に裏打ち接続される。
【００６９】
このワード線裏打ち部ａでは、サブワード線駆動回路ａからの出力配線であるＷＬ（ｎ），ＷＬ（ｎ＋２）の裏打ち配線ＷＬａ（ｎ），ＷＬａ（ｎ＋２）も通過していることから、裏打ち接続に際して、通過配線ＷＬａ（ｎ），ＷＬａ（ｎ＋２）を避ける必要がある。例えば、第１配線層では、ゲート電極配線層（ＷＬ（ｎ＋３）から第４配線層（ＷＬａ（ｎ＋３））に引き上げる部分、またはゲート電極配線層（ＷＬ（ｎ＋１）から第２配線層（ＷＬａ（ｎ＋１））に引き上げる部分で、通過配線である第１配線層のＷＬａ（ｎ）と２本分通す必要があるため、サブワード線ピッチの２倍の配線ピッチとなる。同様に第３配線層では、ゲート電極配線層（ＷＬ（ｎ＋３）から第４配線層（ＷＬａ（ｎ＋３））に引き上げる部分で、通過配線である第３配線層のＷＬａ（ｎ＋２）と２本分通す必要があるため、サブワード線ピッチの２倍の配線ピッチとなる。
【００７０】
以上のような構成を採用することにより、本実施の形態では裏打ち配線についてメモリサブアレイ部ではサブワード線ピッチの４倍の配線ピッチを実現でき、裏打ち部ではサブワード線ピッチの２倍の配線ピッチを実現することができる。
【００７１】
なお、本実施の形態では、４本のサブワード線に対して４層の裏打ち配線層を設けたが、これに限定されるものではなく、裏打ち配線層数が２層以上であれば、同様にしてメモリサブアレイ部では配線層数倍のピッチを、裏打ち部ではサブワード線ピッチの２倍の配線ピッチを実現することができる。
【００７２】
（第５の実施の形態：請求項６，７に関連）
図１５は本発明の第５の実施の形態における半導体装置の配置概念図である。この構成では、図１１の配置構成に対し、２つのサブワード線駆動回路の間のメモリサブアレイの中央部に、さらにサブワード線の裏打ち部を配置しているため、２つのサブワード線駆動回路の間のメモリサブアレイが２つに分割されている。
【００７３】
図１６は、本発明の第５の実施の形態における半導体装置の要部構成を示す概念図を示す。図１６において、ＷＬ（ｎ）〜ＷＬ（ｎ＋３）はメモリセルのサブワード線であり（ｎは０以上の４の倍数）、低抵抗な金属などの配線よりも幅が微細でシート抵抗の高いゲート電極配線で形成されている。
【００７４】
低抵抗の金属などを使用した配線をワード線の裏打ち配線ＷＬａ（ｎ）〜ＷＬａ（ｎ＋３）として第１配線層および第２配線層に配置している。本実施の形態ではメモリサブアレイ部において、ＷＬａ（ｎ），ＷＬａ（ｎ＋１）を第１配線層に、ＷＬａ（ｎ＋２），ＷＬａ（ｎ＋３）を第２配線層に裏打ち配線として配置している。
【００７５】
次に、本実施の形態におけるサブワード線の裏打ち接続の取り方について説明する。まず、サブワード線駆動回路ａからの出力配線であるＷＬ（ｎ＋２）が裏打ち部において第２配線層の裏打ち配線ＷＬａ（ｎ＋２）と裏打ち接続される。ついで、同一の裏打ち部にてＷＬ（ｎ）が第１配線層の裏打ち配線ＷＬａ（ｎ）と裏打ち接続される。このとき、それぞれの接続箇所は、各配線層においてサブワード線４本分の範囲の中で1箇所ずつである。次に、メモリサブアレイ部同士の間に位置する裏打ち部にて、まず第１配線層のＷＬａ（ｎ）をゲート電極配線層のＷＬ（ｎ）に裏打ち接続する。次いで、第２配線層のＷＬａ（ｎ＋２）をゲート電極配線層のＷＬ（ｎ＋２）に裏打ち接続する。
【００７６】
この裏打ち部では、サブワード線駆動回路ｂからの出力配線であるＷＬ（ｎ＋３），ＷＬ（ｎ＋１）もそれぞれの対応する裏打ち配線ＷＬａ（ｎ＋３），ＷＬａ（ｎ＋１）に裏打ち接続し、これら裏打ち配線ＷＬａ（ｎ＋３），ＷＬａ（ｎ＋１）はメモリサブアレイ部を越えてサブワード線駆動回路ｂとメモリサブアレイとの間に位置する裏打ち部において再度サブワード線ＷＬ（ｎ＋３），ＷＬ（ｎ＋１）と裏打ち接続する。
【００７７】
以上のような構成を採用することにより本実施の形態では、２つのサブワード線駆動回路の間のメモリサブアレイ部を中央で分割して裏打ち部を配置することで、サブワード線が高抵抗である長さを半分にでき、同時に、両側のワード線駆動回路から出力されたワード線の裏打ち配線が同一配線層において入り組まないため、２層の裏打ち配線層を用意するだけでサブワード線ピッチの４倍の配線ピッチを実現することができ、裏打ち配線の配線ピッチを緩和することができる。
【００７８】
同様にして、裏打ち配線層を１層のみとした場合でも、裏打ち配線層にてワード線ピッチの２倍の配線ピッチを実現することができる（請求項７に関連）。
【００７９】
（第６の実施の形態：請求項８に関連）
図１７は本発明の第６の実施の形態における半導体装置の配置概念図である。この構成では、図１５の配置構成と同様に、２つのサブワード線駆動回路の間のメモリサブアレイの中央部に、さらにサブワード線の裏打ち部を配置しているため、２つのサブワード線駆動回路の間のメモリサブアレイが２つに分割されている。両側にメモリサブアレイが配置されるサブワード線駆動回路ｂの片側に、裏打ち部に代えて配線変更部を配置したことが図１５の第５の実施の形態とは異なる点である。
【００８０】
図１８は、本発明の第６の実施の形態における半導体装置の要部構成を示す概念図である。図１８において、ＷＬ（ｎ）〜ＷＬ（ｎ＋３）はメモリセルのサブワード線であり（ｎは０以上の４の倍数）、低抵抗な金属などの配線よりも幅が微細でシート抵抗の高いゲート電極配線で形成されている。サブワード線は、サブワード線駆動回路の出力配線である。
【００８１】
低抵抗の金属などを使用した配線をサブワード線の裏打ち配線ＷＬａ（ｎ）〜ＷＬａ（ｎ＋３）として第１配線層および第２配線層に配置している。本実施の形態ではメモリサブアレイ部において、ＷＬａ（ｎ），ＷＬａ（ｎ＋１）を第１配線層に、ＷＬａ（ｎ＋２），ＷＬａ（ｎ＋３）を第２配線層に裏打ち配線として配置している。
【００８２】
また第３配線層にて、サブワード線駆動回路を選択するためのメインワード線ＭＷＬを配線している。
【００８３】
次に、本実施の形態におけるサブワード線の裏打ち接続および裏打ち配線の接続変更の取り方を説明する。本実施の形態と先に述べた第５の実施の形態との相違点は、第５の実施の形態ではサブワード線駆動回路ｂの両側に裏打ち部を設けていたのに対し、本実施の形態ではサブワード線駆動回路ｂの片側にしか裏打ち部を設けず、その反対側は配線変更部としたことである。
【００８４】
このとき、サブワード線駆動回路ｂ横の裏打ち部にて、サブワード線ＷＬ（ｎ＋１），ＷＬ（ｎ＋３）から裏打ち配線ＷＬａ（ｎ＋１），ＷＬａ（ｎ＋３）に裏打ち接続すると同時に、サブワード線駆動回路で使用している配線層よりも上層の配線層、本実施の形態では、第３配線層においてメインワード線ＭＷＬを配置していることから、第４配線層に裏打ち配線ＷＬａ（ｎ＋１），ＷＬａ（ｎ＋３）を接続変更し、サブワード線駆動回路ｂを飛び越して配線している。サブワード線駆動回路ｂを飛び越した後、配線変更部で下層の第１，第２配線層の裏打ち配線ＷＬａ（ｎ＋３），ＷＬａ（ｎ＋１）と接続され、メモリアレイ中央部の裏打ち部にてサブワード線ＷＬ（ｎ＋１），ＷＬ（ｎ＋３）に裏打ちされる。
【００８５】
以上のような構成を採用することにより本実施の形態では、裏打ち配線を、第１，第２配線層ではサブワード線ピッチの４倍の配線ピッチを実現し、第４配線層ではサブワード線ピッチの２倍の配線ピッチを実現することができ、各配線層における裏打ち配線の配線ピッチを緩和することができる。
【００８６】
また、本実施の形態では、配線変更部は上層配線の接続を変更する部分であることから、配線変更部の下層にはメモリセルを配置することが可能となり、第５の実施の形態と比較して裏打ち部を削減することになるため、チップ面積の増加を抑制することが可能となる。
【００８７】
上記第３〜第６の実施の形態では、サブワード線のピッチに比べ、また、裏打ち配線を単層で配線したときと比べて、裏打ち配線のピッチを緩和することができることにより、配線間容量を低減し、サブワード線の立ち上がり時間を早くすることができ、装置の微細化と動作性能の向上との両立を図ることができる。
【００８８】
（第７の実施の形態：請求項９に関連）
図１９は、本発明の第７の実施の形態である半導体装置の要部構成を示す概念図を示す。本実施の形態は、例えば図１で示されるような、センスアンプ回路の両側にメモリサブアレイが配置されるような半導体記憶装置に適用することができる。図１９において、ＤＬ（ｎ）〜ＤＬ（ｎ＋３）はメモリセルアレイ上をグローバルに配線されているデータ線であり、ローカル配線層はビット線の配線層である。本実施の形態では、ＤＬ（ｎ）は第１配線層、ＤＬ（ｎ＋１）は第２配線層、ＤＬ（ｎ＋２）は第３配線層、ＤＬ（ｎ＋３）は第４配線層に配線されている（ｎは０以上の４の倍数）。各データ線は、メモリセルアレイ部１と２の間に配置されているセンスアンプ回路に接続されている。
【００８９】
センスアンプ回路部にて、各データ線とセンスアンプを接続するわけであるが、接続の仕方は、第１の実施の形態で説明したワード線と裏打ち配線との裏打ち接続の方法と同じである。
【００９０】
本実施の形態では、データ線を４層の配線層に配線することで、単層で配線した時に比べてメモリセルアレイ部上での配線ピッチを４倍、センスアンプ回路部内の配線ピッチを２倍にすることができる。同様にして、使用する配線層数が３層以上の場合、この方式を使用することで、メモリセルアレイ部での配線ピッチを配線層数倍、センスアンプ内の配線ピッチを２倍にすることが可能となる。
【００９１】
今後、高速化などのため、データバスの分割数が増加するなどし、配線ピッチが性能に及ぼす影響が無視できなくなると考えられることから、２倍以上に配線ピッチを緩和できる手段は有用である。
【００９２】
（第８の実施の形態：請求項１０に関連）
図２０は、本発明の第８の実施の形態における半導体装置の要部構成を示す概念図を示す。本実施の形態は、例えば図１で示されるような、センスアンプ回路の両側にメモリサブアレイが配置されるような半導体記憶装置に適用することができる。図２０において、ＤＬ（ｎ）〜ＤＬ（ｎ＋３）はメモリセルアレイ部においてグローバルに配線されているデータ線であり（ｎは０以上の４の倍数）、ローカル配線層はビット線の配線層である。本実施の形態では、メモリセルアレイ部においてＤＬ（ｎ），ＤＬ（ｎ＋２）は第１配線層に、ＤＬ（ｎ＋１），ＤＬ（ｎ＋３）は第３配線層に配線されている。各データ線は、メモリセルアレイ部１と２の間に配置されているセンスアンプ回路に接続されている。
【００９３】
センスアンプ回路部にて、各データ線とセンスアンプを接続するわけであるが、接続の仕方は第２の実施の形態で説明したワード線と裏打ち配線とを裏打ち接続する方法と同じである。
【００９４】
この構成を採用することによって、メモリセルアレイ部上およびセンスアンプ回路部内での接続部についても、単層で配線したときと比べ、データ線の配線ピッチを２倍にすることができる。
【００９５】
また、メモリセルアレイ部ではデータ線に第１配線層と第３配線層のみを使用して、配線していることから、第２配線層を活用して、ワード線や電源線などの信号線を配置することが可能となる。
【００９６】
【発明の効果】
以上のように本発明によれば、ワード線，サブワード線の裏打ち配線やデータ線の配線ピッチを緩和することができるため、微細化、高集積化が進む半導体装置において、配線遅延を増大させること無く、小面積・高性能のチップを実現することができる。
【図面の簡単な説明】
【図１】本発明の第１の実施の形態における半導体装置の配置概念図である。
【図２】本発明の第１の実施の形態における半導体装置の要部構成の概念図である。
【図３】本発明の第１の実施の形態における半導体装置の配線を示す平面図である。
【図４】本発明の第１の実施の形態における半導体装置の配線を示す平面図である。
【図５】本発明の第１の実施の形態における半導体装置の配線を示す平面図である。
【図６】本発明の第１の実施の形態における半導体装置の配線を示す平面図である。
【図７】本発明の第２の実施の形態における半導体装置の要部構成の概念図である。
【図８】本発明の第２の実施の形態における半導体装置の配線を示す平面図である。
【図９】本発明の第２の実施の形態における半導体装置の配線を示す平面図である。
【図１０】本発明の第２の実施の形態における半導体装置の配線を示す平面図である。
【図１１】本発明の第３の実施の形態における半導体装置の配置概念図である。
【図１２】本発明の第３の実施の形態における半導体装置の要部構成の概念図である。
【図１３】本発明の第４の実施の形態における半導体装置の配置概念図である。
【図１４】本発明の第４の実施の形態における半導体装置の要部構成の概念図である。
【図１５】本発明の第５の実施の形態における半導体装置の配置概念図である。
【図１６】本発明の第５の実施の形態における半導体装置の要部構成の概念図である。
【図１７】本発明の第６の実施の形態における半導体装置の配置概念図である。
【図１８】本発明の第６の実施の形態における半導体装置の要部構成の概念図である。
【図１９】本発明の第７の実施の形態における半導体装置の要部構成の概念図である。
【図２０】本発明の第８の実施の形態における半導体装置の要部構成の概念図である。
【符号の説明】
ＷＬワード線あるいはサブワード線
ＷＬａ裏打ち配線
ＤＬデータ線[0001]
BACKGROUND OF THE INVENTION
The present invention relates to a semiconductor device.
[0002]
[Prior art]
In a semiconductor device, as the design rule becomes finer, the wiring pitch of metal wiring used for backing is larger than the wiring pitch of word lines (usually polysilicon wiring) of memory cells.
[0003]
If the wiring pitch of the metal wiring used for the backing is larger than the wiring pitch of the word line, no matter how fine the word line can be made, the wiring pitch of the metal wiring used for the backing is large, resulting in the wiring pitch of the word line. Therefore, a hierarchical word line system in which a word line is divided into multiple parts and a sub-row decoder circuit is provided between memory cells instead of providing a backing metal wiring is used. In addition, in the word line backing system, there is a type in which the wiring pitch is reduced by wiring one metal wiring layer to two metal wiring layers for every two metal wirings backing the word line (see, for example, Patent Document 1). ).
[0004]
[Patent Document 1]
JP 2000-307075 (page 2-7)
[0005]
[Problems to be solved by the invention]
However, the above-described hierarchical word line system has a problem that the rise of the sub word line far from the sub word line driving circuit is slow because the memory sub array is wired only by a fine polysilicon gate.
[0006]
In addition, in the word line backing method in which the metal wiring described above is divided into two layers, a sufficient wiring width and wiring interval (hereinafter referred to as wiring width dimension and wiring interval dimension are added as the process becomes finer). It is difficult to ensure the wiring pitch), and the performance of the chip operation cannot be improved.
[0007]
The above problem is similarly applied to the memory data lines, and the influence of the reduction in the wiring pitch accompanying the miniaturization on the performance cannot be ignored.
[0008]
In order to solve such problems, an object of the present invention is to provide a semiconductor device capable of ensuring a sufficient wiring pitch and achieving both miniaturization and improvement in operation performance even if the process is miniaturized. There is to do.
[0009]
[Means for Solving the Problems]
In order to solve the above-described problem, a semiconductor device according to claim 1 of the present invention includes a plurality of wirings of three or more and a wiring material having a resistance lower than that of the wiring materials of the plurality of wirings. A plurality of backing wirings, a single wiring layer formed with a plurality of wirings, a plurality of backing wiring layers formed with a plurality of backing wirings, and a single wiring for connecting a plurality of wirings and a plurality of backing wirings Wiring layers and connection regions formed on the plurality of backing wiring layers, the number of the backing wiring layers is the same as the number of the backing wirings, and each backing wiring is connected to all the other backing wiring layers in the connection region. Are connected to the corresponding wiring, and each backing wiring is connected to each backing wiring layer in the connection area. More than twice the pitch of multiple wires It is characterized by being wired.
[0010]
According to the first aspect of the invention, by dividing the low resistance backing wiring into three or more wiring layers, it is possible to realize a high resistance and global wiring pitch relaxation, and at the same time, a low resistance backing wiring. With respect to the connection region between the wiring and the high-resistance wiring, the wiring pitch in the connection region can be reduced by adopting a configuration in which the connected wiring is sequentially pulled up to the uppermost layer. Therefore, even if miniaturization progresses, the wiring pitch of the backing wiring can be relaxed, so that the inter-wiring capacity can be reduced, and both miniaturization and improvement in operation performance can be achieved without increasing the wiring delay.
[0011]
According to a second aspect of the present invention, there is provided a semiconductor device having a plurality of memory cells connected to each of a plurality of word lines and a plurality of bit lines arranged in a matrix, and a plurality of memory cells. A word line driving circuit for outputting to each of the word lines, a resistance lower than that of the plurality of word lines, a plurality of backing wirings corresponding to the plurality of word lines, and a memory cell array are arranged to divide the plurality of words A backing region for connecting the line and a plurality of backing wirings, wherein the plurality of backing wirings are formed of backing wiring layers of N layers (N is 3 or more), and backings corresponding to N adjacent word lines Each wiring is wired one by one in a different backing wiring layer on the memory cell array, and the connection is changed to all the other backing wiring layers in the backing area and the corresponding word line and It is continued, backing lines backing area are in each backing wiring layers Multiple word lines It is characterized in that it is wired at a pitch more than twice as long as the above.
[0012]
According to the second aspect of the present invention, the backing wiring is divided into three or more wiring layers and wired so that the wiring pitch of the backing wiring is twice the word line pitch in the backing region, and the word line is formed on the memory cell array. It becomes possible to make the line pitch (number of backing wiring layers) times. Therefore, the wiring pitch of the backing wiring can be relaxed even if miniaturization progresses, so that the inter-wiring capacity can be reduced, the rise time of the word line can be shortened, and both the miniaturization and the improvement of the operation performance can be achieved. .
[0013]
A semiconductor device according to a third aspect of the present invention includes a memory cell array having a plurality of memory cells connected to each of a plurality of word lines and a plurality of bit lines arranged in a matrix, and a plurality of word lines A word line driving circuit that outputs to each of
Low resistance compared to a plurality of word lines, a plurality of backing wirings corresponding to the plurality of word lines, and a backing for connecting the plurality of word lines and the plurality of backing wirings, which are arranged so as to divide the memory cell array And a plurality of backing wirings are formed of three backing wiring layers, an upper layer, an intermediate layer, and a lower layer, and the backing wirings corresponding to the four adjacent word lines are arranged on the memory cell array in an upper layer wiring layer and a lower layer. Two wirings are wired in two layers of the wiring layer, and in the backing region, two wirings are wired in two layers of the upper wiring layer and the lower wiring layer, connected to the corresponding word line, and wired in the lower wiring layer. A part of one of the two backing wirings is wired in an intermediate wiring layer.
[0014]
According to the third aspect of the present invention, the wiring of the backing wiring is divided into two wiring layers on the memory cell array and three wiring layers in the backing region, so that the wiring pitch of the backing wiring is twice the word line pitch. It becomes possible to do. Therefore, the wiring pitch of the backing wiring can be relaxed even if miniaturization progresses, so that the inter-wiring capacity can be reduced, the rise time of the word line can be shortened, and both the miniaturization and the improvement of the operation performance can be achieved. . Further, since the intermediate wiring layer is used for the backing wiring only in the backing region, the intermediate wiring layer can be used for other wirings such as data lines on the memory cell array.
[0015]
The semiconductor device according to claim 4, wherein a plurality of memory subarrays each having a plurality of memory cells connected to each of a plurality of subword lines and a plurality of bit lines arranged in a matrix, and a plurality of subword lines A plurality of sub-word line driving circuits that output to each of them, a resistance lower than that of the plurality of sub-word lines, a plurality of backing wirings corresponding to the plurality of sub-word lines, and a sub-word line of the memory sub-array arranged on both sides of the memory sub-array A plurality of sub-word lines are arranged between the pair of sub-word line driving circuits and the memory sub-array, and have a backing region for connecting the plurality of sub-word lines and the plurality of backing wirings. Each of the backing wirings corresponding to the N sub-word lines adjacent to each other is formed with a memory support. Is wired one by one at different backing interconnect layer on the array, characterized in that it is connected to the corresponding word line in backing region disposed on both sides of the memory sub-array.
[0016]
According to the fourth aspect of the present invention, the backing area is arranged on both sides of the memory sub-array, and the backing wiring is divided into three or more wiring layers, and the wiring pitch of the backing wiring is set to the sub-word line pitch (backing). The number of wiring layers) can be doubled. Therefore, the wiring pitch of the backing wiring can be relaxed even if miniaturization progresses, so that the inter-wiring capacity can be reduced, the rise time of the sub word line can be shortened, and both the miniaturization and the improvement of the operation performance can be achieved. .
[0017]
The semiconductor device according to claim 5, wherein a plurality of memory subarrays each having a plurality of memory cells connected to each of a plurality of subword lines and a plurality of bit lines arranged in a matrix, and a plurality of subword lines A plurality of sub-word line driving circuits that output to each of them, a resistance lower than that of the plurality of sub-word lines, a plurality of backing wirings corresponding to the plurality of sub-word lines, and a sub-word line of the memory sub-array arranged on both sides of the memory sub-array A plurality of sub-word lines are arranged between the pair of sub-word line driving circuits and the memory sub-array, and have a backing region for connecting the plurality of sub-word lines and the plurality of backing wirings. Each of the backing wirings corresponding to the N sub-word lines adjacent to each other is formed with a memory support. Wired one by one in different backing wiring layers on the array, connected to the corresponding sub word line in one sub word line driving circuit that drives the sub word line corresponding to each backing wiring of the pair, and the other The sub-word line is connected to a corresponding sub-word line in a backing region adjacent to the sub-word line driving circuit.
[0018]
According to the fifth aspect of the present invention, the backing region is arranged on both sides of the memory sub-array, and the backing wiring is divided into two or more wiring layers and wired, so that the wiring pitch of the backing wiring can be set on the sub-word line on the memory sub-array. It becomes possible to make the pitch (the number of the backing wiring layers) times the pitch. Therefore, the wiring pitch of the backing wiring can be relaxed even if miniaturization progresses, so that the capacitance between wirings can be reduced, the rise time of the sub-word line can be shortened, and both miniaturization and improvement in operating performance can be achieved. .
[0019]
According to a sixth aspect of the present invention, there is provided a semiconductor device comprising: a plurality of memory subarrays each having a plurality of memory cells connected to each of a plurality of subword lines and a plurality of bit lines arranged in a matrix; A plurality of sub word line driving circuits that output to each of the sub word lines, a resistance lower than that of the plurality of sub word lines, a plurality of backing wirings corresponding to the plurality of sub word lines, and arranged on both sides of the memory sub array. A first backing region disposed between a pair of subword line driving circuits for driving every other subword line and the memory subarray, for connecting the plurality of subword lines and the plurality of backing wirings, and a memory subarray Arranged in the center of the memory sub-array to divide, sub A second backing region for connecting the word line and the plurality of backing wirings, wherein the plurality of backing wirings are formed of N layers (N is 2 or more) of backing wiring layers, and adjacent 2 × N wirings Of the backing wirings corresponding to the sub word lines, each of the backing wirings corresponding to the sub word lines driven by one of the pair of sub word line driving circuits is wired one by one in a different backing wiring layer on the memory sub array, Connected to a corresponding subword line in a first backing region adjacent to one subword line driving circuit and connected to a corresponding subword line in a second backing region, and from the second backing region to another subword It is characterized by not wiring to the line drive circuit side.
[0020]
According to the sixth aspect of the invention, the backing wiring is formed using the N wiring layers, the first backing area is disposed on both sides of the memory subarray, and the second backing area is provided at the center of the memory subarray. Therefore, the length of the backing wiring can be halved to prevent the backing wiring from intermingling in each wiring layer, and the wiring pitch of the backing wiring can be reduced to a subword by using an N-layer backing wiring layer. It becomes possible to make it 2N times the line pitch. Therefore, the wiring pitch of the backing wiring can be relaxed even if miniaturization progresses, so that the inter-wiring capacity can be reduced, the rise time of the sub word line can be shortened, and both the miniaturization and the improvement of the operation performance can be achieved. .
[0021]
According to a seventh aspect of the present invention, there is provided a semiconductor device comprising: a plurality of memory subarrays each having a plurality of memory cells connected to each of a plurality of subword lines and a plurality of bit lines arranged in a matrix; A plurality of sub word line driving circuits that output to each of the sub word lines, a resistance lower than that of the plurality of sub word lines, a plurality of backing wirings corresponding to the plurality of sub word lines, and arranged on both sides of the memory sub array. A first backing region disposed between a pair of subword line driving circuits for driving every other subword line and the memory subarray, for connecting the plurality of subword lines and the plurality of backing wirings, and a memory subarray It is arranged at the center of the memory sub-array so as to be divided, and for connecting a plurality of sub-word lines and a plurality of backing wirings And a plurality of backing wirings are formed by a single backing wiring layer, and are driven by one sub word line driving circuit of a pair of backing wirings corresponding to two adjacent sub word lines. The backing wiring corresponding to the sub-word line is wired in the backing wiring layer on the memory sub-array, connected to the corresponding sub-word line in the first backing region adjacent to the one sub-word line driving circuit, and the second wiring It is characterized in that it is connected to the corresponding sub word line in the backing region and is not wired from the second backing region to the other sub word line drive circuit side.
[0022]
According to the seventh aspect of the present invention, the backing wiring is formed by using one wiring layer, the first backing area is disposed on both sides of the memory subarray, and the second backing area is provided at the center of the memory subarray. Therefore, it is possible to halve the length of the backing wiring and prevent the backing wiring from intermingling in each wiring layer, and the wiring pitch of the backing wiring can be double the sub word line pitch. It becomes. Therefore, the wiring pitch of the backing wiring can be relaxed even if miniaturization progresses, so that the capacitance between wirings can be reduced, the rise time of the sub-word line can be shortened, and both miniaturization and improvement in operating performance can be achieved. .
[0023]
A semiconductor device according to an eighth aspect of the present invention is the semiconductor device according to the sixth or seventh aspect, wherein at least one of the pair of sub word line driving circuits has a memory sub array disposed on both sides thereof, and the sub word lines of the memory sub array on both sides. Are provided in place of the first backing region on one side of the double-sided subword line driving circuit, and a wiring change region is provided instead of the first backing region on one side of the double-sided subword line driving circuit. Connect the backing wiring to the corresponding sub word line in the backing area of 1 and change the connection to the wiring using the wiring layer that is not used in the both side sub word line driving circuit. In the wiring change area, it is connected to the backing wiring connected to the corresponding sub word line in the second backing area. To.
[0024]
According to the eighth aspect of the present invention, the same effect as in the sixth or seventh aspect can be obtained. In addition, the first backing region can be used as only one side of the sub word line driving circuit, and the other side can be used as a wiring change region. The wiring change area can be arranged on the memory sub-array because it is not connected to the line. Therefore, it is possible to reduce the backing region and suppress an increase in the chip area.
[0025]
A semiconductor device according to claim 9 of the present invention includes a memory cell array having a plurality of memory cells connected to each of a plurality of word lines and a plurality of bit lines arranged in a matrix, and a plurality of bit lines A plurality of sense amplifier circuits provided corresponding to each of the plurality of sense amplifier circuits, a plurality of data lines connected to each of the plurality of sense amplifier circuits, and a memory cell array are arranged to divide the plurality of sense amplifier circuits. And a plurality of data lines are formed of N wiring layers (N is 3 or more), and each of the data lines corresponding to the adjacent N sense amplifier circuits is provided on the memory cell array. Are wired one by one in different wiring layers, connected to all other wiring layers in the sense amplifier circuit area and connected to the corresponding sense amplifier circuit, Data lines Nsuanpu circuit region in each of the wiring layers Multiple bit lines It is characterized in that it is wired at a pitch more than twice as long as the above.
[0026]
According to the ninth aspect of the present invention, the data lines are divided into three or more wiring layers and wired, so that the wiring pitch of the data lines is doubled when not divided in the sense amplifier circuit region, Then, it is possible to double the number of divided wiring layers (N). Therefore, the wiring pitch of the data lines can be relaxed even if miniaturization progresses, so that the capacitance between wirings can be reduced, the wiring delay of the data lines can be reduced, and both the miniaturization and the improvement of the operating performance can be achieved. .
[0027]
According to a tenth aspect of the present invention, there is provided a memory cell array having a plurality of memory cells connected to each of a plurality of word lines and a plurality of bit lines arranged in a matrix, and a plurality of bit lines. A plurality of sense amplifier circuits provided corresponding to each of the plurality of sense amplifier circuits, a plurality of data lines connected to each of the plurality of sense amplifier circuits, and a memory cell array are arranged to divide the plurality of sense amplifier circuits. A plurality of data lines are formed by three wiring layers of an upper layer, an intermediate layer, and a lower layer, and data lines corresponding to four adjacent sense amplifier circuits are arranged on the memory cell array. Two wires are wired in two layers, the upper wiring layer and the lower wiring layer, and two wires are wired in the upper wiring layer and the lower wiring layer in the sense amplifier circuit area. That is connected to the sense amplifier circuit, and a portion of one of the data lines of one of the two that are wired to the lower wiring layer is characterized in that it is wired in the middle wiring layer.
[0028]
According to the tenth aspect of the present invention, the data lines are divided into two wiring layers on the memory cell array and three wiring layers in the backing region, so that the wiring pitch of the data lines is doubled when not divided. It becomes possible to do. Therefore, the wiring pitch of the data lines can be relaxed even if miniaturization progresses, so that the capacitance between wirings can be reduced, the wiring delay of the data lines can be reduced, and both the miniaturization and the improvement of the operating performance can be achieved. . Further, since the intermediate wiring layer is used for the data lines only in the sense amplifier circuit region, the intermediate wiring layer on the memory cell array can be used for other signal wirings such as word lines and power supply lines.
[0029]
DETAILED DESCRIPTION OF THE INVENTION
Embodiments of the present invention will be described below with reference to the drawings.
[0030]
(First embodiment; related to claims 1 and 2)
FIG. 1 is a conceptual diagram of the arrangement of semiconductor devices in the first embodiment of the present invention. The output of the word line driving circuit at the left end of the memory cell array in FIG. 1 is connected to the word line WL and the backing wiring WLa, and these signal lines are arranged on the memory cell array. The memory cell array is divided into memory subarrays for each predetermined number of memory cells (256 kbit, 64 kbit, etc.), and word line backing for connecting the word line WL and the backing wiring WLa between the memory subarray and the memory subarray. Is provided. Although not shown, each memory sub-array includes a plurality of memory cells connected to each of a plurality of word lines WL and a plurality of bit lines arranged in a matrix.
[0031]
FIG. 2 is a conceptual diagram showing a main configuration of the semiconductor device according to the first embodiment of the present invention. In FIG. 2, a gate electrode wiring layer, a first wiring layer, a second wiring layer, a third wiring layer, and a fourth wiring layer are provided in order from the lower layer, and the circles shown in FIG. The thick line connecting the circles in the word line lining portion indicates the connection part, and the word line and the contact portion that connects the wiring between the upper layer and the lower layer through the connection hole formed in the interlayer insulating film therebetween The wiring portions on the interlayer insulating film formed in the direction of the alignment direction of WL (n) to WL (n + 3) are also shown without distinction together (there may be no wiring portion in some cases). In addition, the broken lines indicating the wiring in the fourth wiring layer are arranged on two parallel lines (not shown). This is the arrangement of the wiring viewed in plan (viewed from above). The state is shown, and the third, second and first wiring layers and the gate electrode wiring layer are also shown in the same manner. It should be noted that a conceptual diagram showing a main configuration in each embodiment to be described later is also shown in the same manner.
[0032]
In FIG. 2, WL (n) to WL (n + 3) are word lines of the memory cells (n is a multiple of 4 which is 0 or more), and the width is finer than the low resistance metal wiring and the sheet resistance value is The gate electrode wiring is made of high polysilicon or the like.
[0033]
Further, low-resistance metal wirings and the like are arranged in the first to fourth wiring layers as word line backing wirings WLa (n) to WLa (n + 3).
[0034]
In the memory sub-array unit, WLa (n) is low in the first wiring layer, WLa (n + 1) is in the second wiring layer, WLa (n + 2) is in the third wiring layer, and WLa (n + 3) is low in the fourth wiring layer. It is arranged as a resistance backing wiring.
[0035]
That is, in the memory sub-array portion, in the region where four word lines WL (n) to WL (n + 3) are arranged in the gate electrode wiring layer, the backing wiring WLa (n ) To WLa (n + 3) are arranged one by one, the backing wiring can realize a wiring pitch of four times the word line pitch in each wiring layer, and the wiring pitch of the backing wiring is reduced. can do.
[0036]
Hereinafter, the connection change of the backing wiring and the backing connection of the word line at the word line backing portion will be described. First, the backing wiring WLa (n) of the first wiring layer is connected to the word line WL (n) of the gate electrode wiring layer and changed to the uppermost fourth wiring layer. The connection is changed from the fourth wiring layer to the third wiring layer, and then the connection change is sequentially repeated to the lower wiring layer, and the connection is changed until the first wiring layer is reached.
[0037]
For the backing wirings WLa (n + 1) to WLa (n + 3) of the second wiring layer to the fourth wiring layer, the connection is sequentially changed to the lower wiring layer and pulled down to the first wiring layer, and further the word line of the gate electrode wiring layer Connect to WL (n + 1) to WL (n + 3).
[0038]
For example, the connection of the backing wiring WLa (n + 1) of the second wiring layer is changed to the first wiring layer, and the backing wiring WLa (n + 1) connected to the first wiring layer is changed to the word line WL (n + 1) of the gate electrode wiring layer. Connect with. By repeating the connection change until the backing wiring WLa (n + 3) of the fourth wiring layer is connected to the word line WL (n + 3) of the gate electrode wiring layer, the same can be achieved for all word lines. Connect the resistor back wiring.
[0039]
Then, the backing wirings WLa (n + 1) to WLa (n + 3) whose connection has been changed to the first wiring layer are connected to the word line as described above, and the connection is changed to the uppermost fourth wiring layer. The underlying wirings WLa (n + 1) to WLa (n + 3) whose connections have been changed to the wiring layers are sequentially changed to the lower wiring layers, and the connections are changed to reach the original wiring layers.
[0040]
As described above, in the word line backing portion, the backing wirings WLa (n) to WLa (n + 3) sequentially pulled down to the first wiring layer are connected to the word lines WL (n) to WL (n + 3) and the uppermost layer. By changing the connection to the fourth wiring layer, and further changing the connection until the original wiring layer is reached, in each layer of the first to fourth wiring layers, the backing wiring is provided in the region where four word lines exist. Wiring is performed on two lines. Therefore, the pitch of the backing wiring in each layer can be made twice the word line pitch.
[0041]
3 to 6 are plan views showing the arrangement of wirings in the present embodiment. FIG. 3 shows the wiring of the gate electrode wiring layer and the first wiring layer, and the contact between these wiring layers is indicated by C1. FIG. 4 shows the wiring of the first wiring layer and the second wiring layer, and the contact between these wiring layers is indicated by C2. FIG. 5 shows the wiring of the second wiring layer and the third wiring layer, and the contact between these wiring layers is indicated by C3. FIG. 6 shows the wiring of the third wiring layer and the fourth wiring layer, and the contact between these wiring layers is indicated by C4.
[0042]
As described above, in the memory sub-array portion, the wiring pitch of the backing wiring in each of the first wiring layer to the fourth wiring layer can be made four times the word line pitch, and in the word line backing portion, the first wiring layer The wiring pitch of the backing wiring in each of the fourth to fourth wiring layers can be made twice the word line pitch, and as a result, the wiring pitch of the backing wiring in each wiring layer can be relaxed. In other words, when it is necessary to reduce the pitch of the backing wiring WLa rather than the pitch of the word line WL by reducing the wiring load of the word line WL by providing the backing wiring WLa, as the process becomes finer, By adopting this configuration, the wiring pitch of the backing wiring in each wiring layer can be realized with a dimension corresponding to twice the wiring pitch of the word line, and the wiring pitch of the backing wiring in each wiring layer can be relaxed. .
[0043]
In this way, the pitch of the backing wiring can be relaxed compared to the pitch of the word line and compared to the case where the backing wiring is made of a single layer, reducing the inter-wiring capacity and increasing the rise time of the word line. Since the speed can be increased, both the miniaturization of the apparatus and the improvement of the operation performance can be achieved.
[0044]
In the first embodiment, four backing wiring layers are used for the four word lines, and the wiring pitch in the memory sub-array portion is four times that of the conventional wiring pitch to ease the wiring pitch. However, the present invention is not limited to this, and if there are three or more wiring layers, the wiring pitch can be reduced to several times the number of wiring layers in the memory sub-array portion in the same manner.
[0045]
(Second embodiment; related to claim 3)
FIG. 7 is a conceptual diagram of a main part of the semiconductor device according to the second embodiment of the present invention, and the overall configuration is the same as that shown in FIG. 1 used in the first embodiment. In FIG. 7, WL (n) to WL (n + 3) are word lines of memory cells (n is a multiple of 4 which is 0 or more), and the width is finer and the sheet resistance value is higher than that of a low-resistance metal wiring. It is formed of a gate electrode wiring.
[0046]
Wirings using a low-resistance metal or the like are arranged in three layers from the first wiring layer to the third wiring layer as the backing wirings WLa (n) to WLa (n + 3) of the word lines.
[0047]
In the present embodiment, WLa (n) and WLa (n + 2) are arranged in the first wiring layer and WLa (n + 1) and WLa (n + 3) are arranged as low resistance backing wiring in the third wiring layer in the memory sub-array portion. Yes.
[0048]
Next, the connection change of the backing wiring and the word line backing connection at the word line backing portion will be described. In the word line backing portion, first, WLa (n) of the first wiring layer is connected to WL (n) of the gate electrode wiring layer and is changed to the second wiring layer, and four word lines are formed in the first wiring layer. A state in which one backing wiring exists in the existing area is set.
[0049]
Next, WLa (n + 1) of the third wiring layer is back-connected to WL (n + 1) of the gate electrode wiring layer. In the present embodiment, in FIG. 7, it is expressed that the third wiring layer is directly connected to the gate electrode wiring layer. However, after the connection between the second wiring layer and the first wiring layer is changed, the gate is changed. It can also be configured to be back-connected to WL (n + 1) of the electrode wiring layer.
[0050]
Next, WLa (n + 2) of the first wiring layer is back-connected to WL (n + 2) of the gate electrode wiring layer, and then WLa (n + 3) of the third wiring layer is back-connected to WL (n + 3) of the gate electrode wiring layer. To do. At this time, in the same way as when WLa (n + 1) is back-connected to WL (n + 1), the second wiring is in the process of back-connecting WLa (n + 3) of the third wiring layer to WL (n + 3) of the gate electrode wiring layer. It is also possible to make a back-to-back connection after changing the connection between the layer and the first wiring layer. Finally, WLa (n) whose connection has been changed to the second wiring layer is changed to the first wiring layer.
[0051]
8 to 10 are plan views showing the arrangement of wirings in the present embodiment. FIG. 8 shows the wiring of the gate electrode wiring layer and the first wiring layer, and the contact between these wiring layers is indicated by C1. FIG. 9 shows the wiring of the first wiring layer and the second wiring layer, and the contact between these wiring layers is indicated by C2. FIG. 10 shows the wiring of the second wiring layer and the third wiring layer, and the contact between these wiring layers is indicated by C3.
[0052]
By adopting the above configuration, three backing wiring layers are prepared, and in the memory sub-array portion, two of the three backing wiring layers are used, and the wiring pitch is twice the wiring pitch of the word lines. In each wiring layer, all three wiring layers are used in the word line lining, and the wiring pitch is also twice the word line pitch at the place where the contact for changing the connection to the other wiring layer is arranged. Can be realized in each wiring layer, the wiring pitch of the backing wiring can be relaxed, the capacitance between wirings can be reduced, and the rise time of the word line can be shortened. It is possible to achieve both improvement of performance.
[0053]
Further, by adopting such a configuration, in the memory sub-array portion, only two of the three backing wiring layers prepared for backing the word line are used, so that the remaining one layer of the memory sub-array portion is used. It becomes possible to wire other signal lines or the like to the second wiring layer.
[0054]
(Third embodiment: related to claim 4)
FIG. 11 shows an arrangement conceptual diagram of the semiconductor device in this embodiment. In this configuration, the word line backing portion is arranged between the sub word line driving circuit and the memory sub array, and the sub word line that is the output wiring of the sub word line driving circuit is the backing arranged in the upper layer in the word line backing portion. Connected with wiring. One sub word line driving circuit drives (activates) every other sub word line of the memory sub array, and the sub word line driving circuits arranged on both sides of the memory sub array drive different sub word lines. Therefore, all the sub word lines of the memory sub array are driven by the two sub word line driving circuits on both sides. In addition, a plurality of main word lines (not shown) connected to each sub word line driving circuit arranged in the horizontal direction (sub word line wiring direction) from the main word line driving circuit are provided, and one main word line is provided. Thus, a plurality of sub word lines are selected in each sub word line drive circuit (see, for example, Japanese Patent Laid-Open No. 2000-269459).
[0055]
FIG. 12 is a conceptual diagram showing a main configuration of a semiconductor device according to the third embodiment of the present invention. In FIG. 12, WL (n) to WL (n + 3) are sub-word lines of the memory cell (n is a multiple of 4 which is 0 or more), and a gate having a finer width and a higher sheet resistance than a low resistance metal wiring. It is formed by electrode wiring.
[0056]
Wirings using a low-resistance metal or the like are arranged in four layers, that is, the first wiring layer to the fourth wiring layer, as the sub-word line backing wirings WLa (n) to WLa (n + 3). In the present embodiment, WLa (n) is arranged as the backing wiring in the first wiring layer, and WL (n + 1) to WLa (n + 3) are sequentially arranged in the second to fourth wiring layers in the memory subarray section.
[0057]
Next, how to make the back connection of the sub-word lines in this embodiment will be described with reference to FIG. In the word line lining portion close to the memory subarray portion, WL (n) is first connected to the first wiring layer WLa (n).
[0058]
Next, WL (n + 1) is back-connected to WLa (n + 1) of the second wiring layer on the side farther from the memory sub-array than where WLa (n) and WL (n) are back-connected. This is repeated in order up to WL (n + 3). Such backing connection is performed at the word line backing portions arranged at both ends of the memory sub-array portion.
[0059]
By adopting the configuration as described above, in this embodiment, a backing wiring pitch that is four times the sub-word line pitch can be realized in each wiring layer on both the memory subarray and the backing part. The wiring pitch of the wiring can be relaxed, the capacitance between the wirings can be reduced, and the rise time of the sub word line can be shortened, so that both miniaturization of the device and improvement of the operating performance can be achieved.
[0060]
In this embodiment, four backing wiring layers are used. However, the present invention is not limited to this, and pitch relaxation can be easily realized by using the backing wiring layers as much as the pitch relaxation is desired.
[0061]
(Fourth embodiment: related to claim 5)
FIG. 13 is an arrangement conceptual diagram of a semiconductor device according to the fourth embodiment of the present invention. In this configuration, a backing portion of the sub word line is disposed between the sub word line driving circuit and the memory sub array, and the backing connection is performed in the backing portion and the sub word line driving circuit.
[0062]
FIG. 14 is a conceptual diagram showing a main configuration of a semiconductor device according to the fourth embodiment of the present invention. In FIG. 14, WL (n) to WL (n + 3) are sub-word lines of a memory cell (n is a multiple of 4 which is 0 or more), and a gate having a finer width and a higher sheet resistance than a low-resistance metal wiring. It is formed by electrode wiring.
[0063]
Wiring layers using a low-resistance metal or the like are arranged in four layers, that is, the first wiring layer to the fourth wiring layer as the sub-word line backing wirings WLa (n) to WLa (n + 3).
[0064]
Next, how to make the back connection of the sub word lines in the present embodiment will be described. First, in the sub word line driving circuit a, the output wiring WL (n) is back-connected to the first wiring layer WLa (n). Similarly, WL (n + 2) of the output wiring is connected to WLa (n + 2) of the third wiring layer in the sub-word line driving circuit a.
[0065]
These backing wirings WLa (n) and WLa (n + 2) pass over the word line backing part a and the memory subarray part, and again become sub word lines WL (n) and WL (n + 2) at the word line backing part b. Lined connection.
[0066]
In this word line backing portion b, since the backing wirings WLa (n + 1) and WLa (n + 3) of WL (n + 1) and WL (n + 3) which are output wirings from the sub word line driving circuit b also pass, the backing connection As for the connection portion, it is necessary to avoid the passage wirings WLa (n + 1) and WLa (n + 3). For example, in the second wiring layer, it is a portion that is pulled up from the gate electrode wiring layer (WL (n + 2)) to the third wiring layer (WLa (n + 2)), and the second wiring layer WLa (n + 1) that is the passing wiring is equivalent to two. Therefore, the wiring pitch is twice the sub word line pitch.
[0067]
In addition, in the sub word line driving circuit b, the output wiring WL (n + 1) is back-connected to the second wiring layer WLa (n + 1). Similarly, in the sub word line driving circuit b, the output wiring WL (n + 3) is back-connected to the fourth wiring layer WLa (n + 3).
[0068]
These backing wirings WLa (n + 1) and WLa (n + 3) pass over the word line backing part b and the memory subarray part, and again become sub word lines WL (n + 1) and WL (n + 3) at the word line backing part a. Lined connection.
[0069]
In this word line backing portion a, the backing wirings WLa (n) and WLa (n + 2) of WL (n) and WL (n + 2) which are output wirings from the sub word line driving circuit a also pass, so that the backing connection At this time, it is necessary to avoid the passage wirings WLa (n) and WLa (n + 2). For example, in the first wiring layer, the gate electrode wiring layer (WL (n + 3) to the fourth wiring layer (WLa (n + 3)) is pulled up, or the gate electrode wiring layer (WL (n + 1) to the second wiring layer (WLa ( n + 1)), it is necessary to pass through the second wiring WLa (n) of the first wiring layer, which is a passing wiring, so that the wiring pitch is twice the sub word line pitch. Since the gate electrode wiring layer (WL (n + 3)) is pulled up to the fourth wiring layer (WLa (n + 3)), it is necessary to pass through the third wiring layer WLa (n + 2) which is a passing wiring. The wiring pitch is twice the line pitch.
[0070]
By adopting the configuration as described above, in this embodiment, it is possible to realize a wiring pitch that is four times the sub-word line pitch in the memory sub-array portion and a wiring pitch that is twice the sub-word line pitch in the backing portion in this embodiment. can do.
[0071]
In the present embodiment, four backing wiring layers are provided for the four sub-word lines. However, the present invention is not limited to this. If the number of backing wiring layers is two or more, the same applies. Thus, it is possible to realize a pitch that is several times the number of wiring layers in the memory sub-array portion and a wiring pitch that is twice the sub-word line pitch in the backing portion.
[0072]
(Fifth embodiment: related to claims 6 and 7)
FIG. 15 is an arrangement conceptual diagram of a semiconductor device in the fifth embodiment of the present invention. In this configuration, the backing portion of the sub word line is further arranged in the central portion of the memory sub-array between the two sub word line driving circuits as compared with the arrangement of FIG. The memory subarray is divided into two.
[0073]
FIG. 16 is a conceptual diagram showing a main configuration of a semiconductor device according to the fifth embodiment of the present invention. In FIG. 16, WL (n) to WL (n + 3) are sub-word lines of a memory cell (n is a multiple of 4 which is 0 or more), and a gate having a finer width and a higher sheet resistance than a low-resistance metal wiring. It is formed by electrode wiring.
[0074]
Wirings using a low resistance metal or the like are arranged in the first wiring layer and the second wiring layer as the backing wirings WLa (n) to WLa (n + 3) of the word lines. In this embodiment, WLa (n) and WLa (n + 1) are arranged as backing wirings in the first wiring layer and WLa (n + 2) and WLa (n + 3) are arranged as backing wirings in the second wiring layer in the memory subarray section.
[0075]
Next, how to make the back connection of the sub word lines in the present embodiment will be described. First, WL (n + 2), which is an output wiring from the sub-word line driving circuit a, is connected to the backing wiring WLa (n + 2) of the second wiring layer in the backing portion. Next, WL (n) is back-connected to the back wiring WLa (n) of the first wiring layer at the same back portion. At this time, each connection point is one point in the range corresponding to four sub word lines in each wiring layer. Next, WLa (n) of the first wiring layer is first connected to the WL (n) of the gate electrode wiring layer at the backing portion located between the memory subarray portions. Next, WLa (n + 2) of the second wiring layer is back-connected to WL (n + 2) of the gate electrode wiring layer.
[0076]
In this lining portion, WL (n + 3) and WL (n + 1), which are output wirings from the sub word line driving circuit b, are also connected to the corresponding backing wirings WLa (n + 3) and WLa (n + 1), and these backing wirings WLa. (N + 3) and WLa (n + 1) are back-connected to the sub-word lines WL (n + 3) and WL (n + 1) at the backing portion located between the sub-word line driving circuit b and the memory sub-array beyond the memory sub-array portion.
[0077]
By adopting the above configuration, in the present embodiment, the memory sub-array portion between the two sub-word line driving circuits is divided at the center and the backing portion is arranged, so that the sub-word line has a high resistance. At the same time, the back wiring of the word lines output from the word line drive circuits on both sides does not intervene in the same wiring layer, so it is 4 times the sub word line pitch just by preparing two back wiring layers. Can be realized, and the wiring pitch of the backing wiring can be relaxed.
[0078]
Similarly, even when only one backing wiring layer is provided, a wiring pitch that is twice the word line pitch can be realized in the backing wiring layer (related to claim 7).
[0079]
(Sixth embodiment: related to claim 8)
FIG. 17 is an arrangement conceptual diagram of a semiconductor device according to the sixth embodiment of the present invention. In this configuration, as in the arrangement configuration of FIG. 15, a sub-word line backing portion is further arranged in the center of the memory sub-array between the two sub-word line drive circuits. The memory sub-array is divided into two. A difference from the fifth embodiment of FIG. 15 is that a wiring changing portion is arranged instead of the backing portion on one side of the sub word line driving circuit b on which memory sub arrays are arranged on both sides.
[0080]
FIG. 18 is a conceptual diagram showing a main configuration of a semiconductor device according to the sixth embodiment of the present invention. In FIG. 18, WL (n) to WL (n + 3) are sub-word lines of a memory cell (n is a multiple of 4 which is 0 or more), and a gate having a finer width and a higher sheet resistance than a wiring of low resistance metal or the like. It is formed by electrode wiring. The sub word line is an output wiring of the sub word line driving circuit.
[0081]
Wirings using a low-resistance metal or the like are arranged in the first wiring layer and the second wiring layer as sub-word line backing wirings WLa (n) to WLa (n + 3). In this embodiment, WLa (n) and WLa (n + 1) are arranged as backing wirings in the first wiring layer and WLa (n + 2) and WLa (n + 3) are arranged as backing wirings in the second wiring layer in the memory subarray section.
[0082]
In the third wiring layer, a main word line MWL for selecting a sub word line driving circuit is wired.
[0083]
Next, how to change the sub-word line backing connection and the backing wiring connection change in the present embodiment will be described. The difference between this embodiment and the fifth embodiment described above is that the backing portion is provided on both sides of the sub word line driving circuit b in the fifth embodiment, whereas this embodiment is different from the fifth embodiment. Then, the backing portion is provided only on one side of the sub word line driving circuit b, and the opposite side is a wiring changing portion.
[0084]
At this time, the sub-word line driving circuit b is connected to the backing wirings WLa (n + 1) and WLa (n + 3) from the sub-word lines WL (n + 1) and WL (n + 3) at the same time as the backing of the sub-word line driving circuit b. In this embodiment, since the main word line MWL is arranged in the third wiring layer, the backing wirings WLa (n + 1) and WLa (n + 3) are arranged in the fourth wiring layer. ) Is changed, and the sub-word line drive circuit b is skipped and wired. After jumping over the sub word line driving circuit b, the wiring change unit is connected to the underlying wirings WLa (n + 3) and WLa (n + 1) of the lower first and second wiring layers, and the sub word line is connected to the central backing part of the memory array. Backed by WL (n + 1), WL (n + 3).
[0085]
By adopting the configuration as described above, in this embodiment, the backing wiring is realized with a wiring pitch that is four times the sub-word line pitch in the first and second wiring layers, and the sub-word line pitch in the fourth wiring layer. A double wiring pitch can be realized, and the wiring pitch of the backing wiring in each wiring layer can be relaxed.
[0086]
Further, in this embodiment, since the wiring changing unit is a part that changes the connection of the upper layer wiring, it is possible to arrange memory cells in the lower layer of the wiring changing unit, which is compared with the fifth embodiment. As a result, the backing portion is reduced, so that an increase in chip area can be suppressed.
[0087]
In the third to sixth embodiments, since the pitch of the backing wiring can be relaxed compared to the pitch of the sub-word lines and compared to the case where the backing wiring is wired in a single layer, the capacitance between wirings can be reduced. Thus, the rise time of the sub word line can be shortened, and both the miniaturization of the device and the improvement of the operation performance can be achieved.
[0088]
(Seventh embodiment: related to claim 9)
FIG. 19 is a conceptual diagram showing the main configuration of a semiconductor device according to the seventh embodiment of the present invention. The present embodiment can be applied to a semiconductor memory device in which memory subarrays are arranged on both sides of a sense amplifier circuit, for example, as shown in FIG. In FIG. 19, DL (n) to DL (n + 3) are data lines wired globally on the memory cell array, and the local wiring layer is a wiring layer of bit lines. In this embodiment, DL (n) is wired to the first wiring layer, DL (n + 1) is wired to the second wiring layer, DL (n + 2) is wired to the third wiring layer, and DL (n + 3) is wired to the fourth wiring layer. (N is a multiple of 4 greater than or equal to 0). Each data line is connected to a sense amplifier circuit arranged between the memory cell array units 1 and 2.
[0089]
The sense amplifier circuit unit connects each data line and the sense amplifier. The connection method is the same as the method of lining connection between the word line and the lining wiring described in the first embodiment. .
[0090]
In this embodiment, the data lines are wired in the four wiring layers, so that the wiring pitch on the memory cell array unit is four times that in the single layer wiring, and the wiring pitch in the sense amplifier circuit unit is doubled. Can be. Similarly, when the number of wiring layers to be used is three or more, this method can be used to double the wiring pitch in the memory cell array section and double the wiring pitch in the sense amplifier. It becomes possible.
[0091]
In the future, it is considered that the influence of the wiring pitch on the performance will not be negligible due to the increase in the number of data bus divisions for speeding up, etc., so means that can ease the wiring pitch more than twice will be useful. .
[0092]
(Eighth embodiment: related to claim 10)
FIG. 20 is a conceptual diagram showing the main configuration of a semiconductor device according to the eighth embodiment of the present invention. The present embodiment can be applied to a semiconductor memory device in which memory subarrays are arranged on both sides of a sense amplifier circuit, for example, as shown in FIG. In FIG. 20, DL (n) to DL (n + 3) are data lines wired globally in the memory cell array section (n is a multiple of 4 that is greater than or equal to 0), and the local wiring layer is a bit line wiring layer. . In the present embodiment, DL (n) and DL (n + 2) are wired to the first wiring layer, and DL (n + 1) and DL (n + 3) are wired to the third wiring layer in the memory cell array portion. Each data line is connected to a sense amplifier circuit arranged between the memory cell array units 1 and 2.
[0093]
In the sense amplifier circuit section, each data line and the sense amplifier are connected. The method of connection is the same as the method of connecting the word line and the backing wiring described in the second embodiment.
[0094]
By adopting this configuration, it is possible to double the wiring pitch of the data lines in the connection portion on the memory cell array portion and in the sense amplifier circuit portion as compared with the case of wiring with a single layer.
[0095]
In the memory cell array section, the data lines are wired using only the first wiring layer and the third wiring layer. Therefore, the signal lines such as the word line and the power supply line are used by utilizing the second wiring layer. It becomes possible to arrange.
[0096]
【The invention's effect】
As described above, according to the present invention, the wiring pitch of the backing lines of the word lines and the sub-word lines and the wiring pitch of the data lines can be relaxed, so that the wiring delay is increased in a semiconductor device that is becoming finer and more highly integrated. It is possible to realize a chip with a small area and high performance.
[Brief description of the drawings]
FIG. 1 is an arrangement conceptual diagram of a semiconductor device according to a first embodiment of the present invention.
FIG. 2 is a conceptual diagram of a main configuration of the semiconductor device according to the first embodiment of the present invention.
FIG. 3 is a plan view showing wiring of the semiconductor device according to the first embodiment of the present invention.
FIG. 4 is a plan view showing wiring of the semiconductor device according to the first embodiment of the present invention.
FIG. 5 is a plan view showing wiring of the semiconductor device according to the first embodiment of the present invention.
FIG. 6 is a plan view showing wiring of the semiconductor device according to the first embodiment of the present invention.
FIG. 7 is a conceptual diagram of a main configuration of a semiconductor device according to a second embodiment of the present invention.
FIG. 8 is a plan view showing wiring of a semiconductor device according to a second embodiment of the present invention.
FIG. 9 is a plan view showing wiring of a semiconductor device according to a second embodiment of the present invention.
FIG. 10 is a plan view showing wiring of a semiconductor device according to a second embodiment of the present invention.
FIG. 11 is an arrangement conceptual diagram of a semiconductor device in a third embodiment of the present invention.
FIG. 12 is a conceptual diagram of a main configuration of a semiconductor device according to a third embodiment of the present invention.
FIG. 13 is an arrangement conceptual diagram of a semiconductor device in a fourth embodiment of the present invention.
FIG. 14 is a conceptual diagram of the main configuration of a semiconductor device according to a fourth embodiment of the present invention.
FIG. 15 is a layout conceptual diagram of a semiconductor device in a fifth embodiment of the present invention;
FIG. 16 is a conceptual diagram of the main configuration of a semiconductor device according to a fifth embodiment of the present invention.
FIG. 17 is a conceptual diagram of arrangement of a semiconductor device according to a sixth embodiment of the present invention.
FIG. 18 is a conceptual diagram of the main configuration of a semiconductor device according to a sixth embodiment of the present invention.
FIG. 19 is a conceptual diagram of the main configuration of a semiconductor device according to a seventh embodiment of the present invention.
FIG. 20 is a conceptual diagram of a main configuration of a semiconductor device according to an eighth embodiment of the present invention.
[Explanation of symbols]
WL Word line or sub word line
WLa Lined wiring
DL data line

Claims

3 or more wires,
A plurality of backing wirings made of a wiring material having a lower resistance than the wiring materials of the plurality of wirings and corresponding to the plurality of wirings;
A single wiring layer in which the plurality of wirings are formed;
A plurality of backing wiring layers forming the plurality of backing wirings;
A connection region formed in the single wiring layer and the plurality of backing wiring layers for connecting the plurality of wirings and the plurality of backing wirings;
The plurality of backing wiring layers is the same number as the plurality of backing wirings, and each backing wiring is connected to all the other backing wiring layers in the connection region and connected to the corresponding wiring, The semiconductor device is characterized in that the wiring is wired at a pitch more than twice the plurality of wirings in each backing wiring layer in the connection region.

A memory cell array having a plurality of memory cells connected to each of a plurality of word lines and a plurality of bit lines arranged in a matrix;
A word line driving circuit for outputting to each of the plurality of word lines;
Compared to the plurality of word lines, the resistance is low, a plurality of backing wiring corresponding to the plurality of word lines,
The memory cell array is arranged so as to be divided, and includes a backing region for connecting the plurality of word lines and the plurality of backing wirings,
The plurality of backing wirings are formed of N layers (N is 3 or more) backing wiring layers, and each of the backing wirings corresponding to the adjacent N word lines is connected to a different backing wiring layer on the memory cell array. Are connected one by one, and are connected to all other backing wiring layers in the backing area and connected to the corresponding word lines, and the backing wiring in the backing area is connected to the plurality of backing wiring layers in each backing wiring layer. A semiconductor device characterized in that it is wired at a pitch more than twice that of a word line .

A memory cell array having a plurality of memory cells connected to each of a plurality of word lines and a plurality of bit lines arranged in a matrix;
A word line driving circuit for outputting to each of the plurality of word lines;
Compared to the plurality of word lines, the resistance is low, a plurality of backing wiring corresponding to the plurality of word lines,
The memory cell array is arranged so as to be divided, and includes a backing region for connecting the plurality of word lines and the plurality of backing wirings,
The plurality of backing wirings are formed of three backing wiring layers, an upper layer, an intermediate layer, and a lower layer, and the backing wirings corresponding to the four adjacent word lines are the upper layer wiring layer and the lower layer wiring on the memory cell array. Two wires are wired in two layers, and in the backing region, two wires are wired in two layers of the upper wiring layer and the lower wiring layer and connected to the corresponding word line, and are wired in the lower wiring layer A part of one of the two backing wirings is wired by the intermediate wiring layer.

A plurality of memory sub-arrays having a plurality of memory cells connected to each of a plurality of sub-word lines and a plurality of bit lines arranged in a matrix;
A plurality of sub word line driving circuits for outputting to each of the plurality of sub word lines;
A plurality of backing wirings corresponding to the plurality of sub-word lines, having a low resistance compared to the plurality of sub-word lines;
The plurality of sub word lines and the plurality of backing wirings are arranged between a pair of the sub word line driving circuits arranged on both sides of the memory sub array and driving every other sub word line of the memory sub array and the memory sub array. And a backing area for connecting
The plurality of backing wirings are formed of N layer (N is 2 or more) backing wiring layers, and each of the backing wirings corresponding to the N adjacent sub word lines is connected to a different backing wiring layer on the memory sub-array. One semiconductor device is connected to each corresponding sub-word line in the backing region disposed on both sides of the memory sub-array.

A plurality of memory sub-arrays having a plurality of memory cells connected to each of a plurality of sub-word lines and a plurality of bit lines arranged in a matrix;
A plurality of sub word line driving circuits for outputting to each of the plurality of sub word lines;
A plurality of backing wirings corresponding to the plurality of sub-word lines, having a low resistance compared to the plurality of sub-word lines;
The plurality of sub word lines and the plurality of backing wirings are arranged between a pair of the sub word line driving circuits arranged on both sides of the memory sub array and driving every other sub word line of the memory sub array and the memory sub array. And a backing area for connecting
The plurality of backing wirings are formed of N layer (N is 2 or more) backing wiring layers, and each of the backing wirings corresponding to the N adjacent sub word lines is connected to a different backing wiring layer on the memory sub-array. Are connected one by one, connected to the corresponding sub word line in one sub word line driving circuit for driving the sub word line corresponding to each backing wiring of the pair, and the other sub word line driving circuit The semiconductor device is connected to the corresponding sub word line in the backing region adjacent to the semiconductor device.

A plurality of memory sub-arrays having a plurality of memory cells connected to each of a plurality of sub-word lines and a plurality of bit lines arranged in a matrix;
A plurality of sub word line driving circuits for outputting to each of the plurality of sub word lines;
A plurality of backing wirings corresponding to the plurality of sub-word lines, having a low resistance compared to the plurality of sub-word lines;
The plurality of sub word lines and the plurality of backing wirings are arranged between a pair of the sub word line driving circuits arranged on both sides of the memory sub array and driving every other sub word line of the memory sub array and the memory sub array. A first backing region for connecting
A second backing region disposed in the center of the memory subarray so as to divide the memory subarray, and connecting the plurality of subword lines and the plurality of backing wirings;
The plurality of backing wirings are formed of N layers (N is 2 or more) of backing wiring layers, and among the backing wirings corresponding to the adjacent 2 × N sub word lines, one of the pair of sub word line drives. Each of the backing wirings corresponding to the sub-word lines driven by the circuit is wired one by one in the backing wiring layer different on the memory sub-array, and in the first backing region adjacent to the one sub-word line driving circuit. Connected to the corresponding sub word line, connected to the corresponding sub word line in the second backing region, and not wired from the second backing region to the other sub word line driving circuit side. A featured semiconductor device.

A plurality of memory sub-arrays having a plurality of memory cells connected to each of a plurality of sub-word lines and a plurality of bit lines arranged in a matrix;
A plurality of sub word line driving circuits for outputting to each of the plurality of sub word lines;
A plurality of backing wirings corresponding to the plurality of sub-word lines, having a low resistance compared to the plurality of sub-word lines;
The plurality of sub word lines and the plurality of backing wirings are arranged between a pair of the sub word line driving circuits arranged on both sides of the memory sub array and driving every other sub word line of the memory sub array and the memory sub array. A first backing region for connecting
A second backing region disposed in the center of the memory subarray so as to divide the memory subarray, and connecting the plurality of subword lines and the plurality of backing wirings;
The plurality of backing wirings are formed of a single backing wiring layer, and among the backing wirings corresponding to the two adjacent sub word lines, a sub word line driven by one of the pair of sub word line driving circuits; Corresponding backing wiring is wired in the backing wiring layer on the memory sub-array, connected to the corresponding sub-word line in the first backing region adjacent to the one sub-word line driving circuit, and the second sub-line. A semiconductor device characterized in that it is connected to the corresponding sub-word line in the backing region and is not wired from the second backing region to the other sub-word line drive circuit side.

At least one of the pair of sub word line drive circuits is a double-sided sub word line drive circuit in which the memory sub arrays are arranged on both sides thereof and drives every other sub word line of the memory sub arrays on both sides,
A wiring change region is provided instead of the first backing region on one side of the both side sub-word line driving circuit,
In the first backing region on the other side of the both-side sub-word line driving circuit, the backing wiring is connected to the corresponding sub-word line, and the connection is changed to wiring using a wiring layer that is not used in the both-side sub-word line driving circuit. The connection-changed wiring passes through the both-side sub-word line drive circuits and is connected to the backing wiring connected to the corresponding sub-word line in the second backing area in the wiring-changing area. 8. A semiconductor device according to 6 or 7.

A memory cell array having a plurality of memory cells connected to each of a plurality of word lines and a plurality of bit lines arranged in a matrix;
A plurality of sense amplifier circuits provided corresponding to each of the plurality of bit lines;
A plurality of data lines connected to each of the plurality of sense amplifier circuits;
A sense amplifier circuit region arranged to divide the memory cell array and having the plurality of sense amplifier circuits;
The plurality of data lines are formed of N wiring layers (N is 3 or more), and the data lines corresponding to the N adjacent sense amplifier circuits are respectively connected to different wiring layers on the memory cell array. Wired one by one, connected to all other wiring layers in the sense amplifier circuit area and connected to the corresponding sense amplifier circuit, and the data lines in the sense amplifier circuit area are connected to each wiring layer A semiconductor device, wherein the semiconductor device is wired at a pitch more than twice the plurality of bit lines .

A memory cell array having a plurality of memory cells connected to each of a plurality of word lines and a plurality of bit lines arranged in a matrix;
A plurality of sense amplifier circuits provided corresponding to each of the plurality of bit lines;
A plurality of data lines connected to each of the plurality of sense amplifier circuits;
A sense amplifier circuit region arranged to divide the memory cell array and having the plurality of sense amplifier circuits;
The plurality of data lines are formed of three wiring layers of an upper layer, an intermediate layer, and a lower layer, and the data lines corresponding to the four adjacent sense amplifier circuits are the upper layer wiring layer and the lower layer wiring on the memory cell array. Two wires are wired in two layers, and in the sense amplifier circuit region, two wires are wired in two layers of the upper wiring layer and the lower wiring layer and connected to the corresponding sense amplifier circuit, and the lower layer A semiconductor device, wherein a part of one of the two data lines wired in the wiring layer is wired in the intermediate wiring layer.