JP2650770B2 - Manufacturing method of vertical superlattice element - Google Patents
Manufacturing method of vertical superlattice elementInfo
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Description
【発明の詳細な説明】 （イ）産業上の利用分野 本発明は縦型超格子素子の製造方法に関し、詳しく
は、電気的あるいは光学的素子への応用として、極めて
有用な化合物半導体からなる不純物ドープ層を含む縦型
格子素子の製造方法に関する。The present invention relates to a method for manufacturing a vertical superlattice element, and more specifically, an impurity comprising a compound semiconductor which is extremely useful as an application to an electric or optical element. The present invention relates to a method for manufacturing a vertical lattice element including a doped layer.
（ロ）従来の技術 有機金属気相成長法（MOCVD）や分子線エピタキシャ
ル（MBE）などの薄膜成長法による従来の縦型超格子の
作成方法について説明する。結晶表面に原子ステップが
ある場合、ソースから供給された原子は表面を拡散して
ゆき、ステップに優先的に吸着される。そこで、低指数
面から少し傾いた面を有する半導体基板（オフ基板）を
用いると、結晶成長はステップを起点として面内横方向
に進む。縦型超格子の成長はこの様な原理に基づいてい
る。(B) Conventional technology A conventional method for forming a vertical superlattice by a thin film growth method such as metal organic chemical vapor deposition (MOCVD) or molecular beam epitaxy (MBE) will be described. When there are atomic steps on the crystal surface, atoms supplied from the source diffuse through the surface and are preferentially adsorbed to the steps. Therefore, when a semiconductor substrate (off-substrate) having a plane slightly inclined from the low index plane is used, crystal growth proceeds in the in-plane lateral direction starting from the step. The growth of the vertical superlattice is based on such a principle.
第５図はオフ基板21上に成長した（GaAs）1/2（AlA
s）1/2縦型超格子とその成長過程を模式的に示した図で
ある。FIG. 5 shows the (GaAs) 1/2 (AlA) grown on the off-substrate 21.
s) is a diagram schematically showing a 1/2 vertical superlattice and its growth process.
第５図（ａ）に示したように各テラス上にGaAs層24と
AlAs層25が積層され、基板表面に平行方向に超格子を構
成している。超格子の周期は、例えばオフ角度が１゜の
場合、約16nm、２゜の場合、約8nmである。As shown in FIG. 5A, a GaAs layer 24 is formed on each terrace.
The AlAs layer 25 is laminated, and forms a super lattice in a direction parallel to the substrate surface. The period of the superlattice is, for example, about 16 nm when the off angle is 1 ° and about 8 nm when the off angle is 2 °.
次に成長過程について、第５図（ｂ）及び（ｃ）によ
り説明する。基板表面に、GaAs原料を1/2原子層分供給
すると、第５図（ｂ）に示したように各結晶成長面を構
成する各ステップ50a,50bを起点として、GaAs単原子層2
2がテラスの1/2の部分に成長する。続いて、AlAs原料を
1/2原子層分供給すると、第５図（ｂ）に示したように
ステップを起点として、GaAs単原子層22がテラスの1/2
の部分に成長する。続いて、AlAs原料を1/2原子層分供
給すると、第５図（ｃ）に示したようにAlAs単原子層23
がテラスの残りの1/2の部分に成長する。このように、G
aAsとAlAsの原料を交互に1/2原子層ずつ正確に切り替え
て供給していくと、第５図（ａ）に示すような縦型超格
子が得られる。Next, the growth process will be described with reference to FIGS. 5 (b) and 5 (c). When a 1/2 atomic layer of GaAs material is supplied to the substrate surface, the GaAs monoatomic layer 2 starts from each of the steps 50a and 50b constituting each crystal growth surface as shown in FIG. 5 (b).
2 grows to half of the terrace. Next, the AlAs raw material
When the GaAs monoatomic layer 22 is supplied by 1/2 atomic layer, the GaAs monoatomic layer 22 starts from the step as shown in FIG.
Growing into pieces. Subsequently, when the AlAs raw material is supplied for a 1/2 atomic layer, the AlAs monoatomic layer 23 is supplied as shown in FIG.
Grow on the other half of the terrace. Thus, G
When the raw materials of aAs and AlAs are alternately and accurately switched in 1/2 atomic layers and supplied, a vertical superlattice as shown in FIG. 5A is obtained.
（ハ）発明が解決しようとする課題 しかしながら、上記縦型超格子成長においてSi等の不
純物をドープすると超格子の周期性が乱れるという問題
点があり、ドープ層を含む縦型超格子が作製できなかっ
た。その為、これまで縦型超格子を利用した素子構造は
アンドープな超格子しか使えない構造しか実現できない
という制限があった。(C) Problems to be Solved by the Invention However, there is a problem that the periodicity of the superlattice is disturbed when impurities such as Si are doped in the above-mentioned vertical superlattice growth, and a vertical superlattice including a doped layer can be produced. Did not. Therefore, there has been a limitation that a device structure using a vertical superlattice can be realized only a structure using only an undoped superlattice.
本発明はこの様な問題を解決すべくなされたものであ
り、その目的は、不純物ドープ層を含む縦型超格子素子
の製造方法を提供し、より多様な縦型超格子素子構造を
可能にすることにある。The present invention has been made to solve such a problem, and an object of the present invention is to provide a method of manufacturing a vertical superlattice element including an impurity-doped layer, thereby enabling a more diverse vertical superlattice element structure. Is to do.
（ニ）課題を解決するための手段 この発明は、主面が低指数面より傾いた化合物半導体
基板の表面の原子ステップを利用してアンドープな化合
物半導体材料からなる２つの構成層を結晶成長させて縦
型超格子構造を作製する工程とそれに連続して、上記化
合物半導体基板を一旦大気にさらして該基板表面に実質
的に薄い酸化膜を形成した後、上記２つの構成層の上記
材料間の蒸気圧の差を利用して一方の構成層を熱的選択
エッチングする工程とそれに連続して、エッチング除去
された領域に不純物がドープされた、化合物半導体層を
選択的に再度成長させる工程を含むことを特徴とした縦
型超格子素子の製造方法を提供するものである。(D) Means for Solving the Problems According to the present invention, two constituent layers made of an undoped compound semiconductor material are crystal-grown using atomic steps on the surface of a compound semiconductor substrate whose main surface is inclined from a low index plane. Forming a vertical superlattice structure, and subsequently, exposing the compound semiconductor substrate to the atmosphere to form a substantially thin oxide film on the surface of the substrate, and then interposing the material between the two constituent layers. A step of thermally selectively etching one of the constituent layers utilizing the difference in vapor pressure of the above, and a step of selectively growing again a compound semiconductor layer in which an impurity is doped in a region which has been removed by etching. It is intended to provide a method of manufacturing a vertical superlattice element characterized by including the above.
すなわち、この発明の縦型超格子素子の製造方法は、
主面が低指数面より傾いた化合物半導体基板の表面の原
子ステップを利用した縦型超格子構造の結晶成長工程と
それに連続して、該基板を一旦大気にさらした後、上記
超格子を構成する一方の構成層を材料間の蒸気圧の差を
利用して熱的選択エッチングする工程とそれに連続し
て、半導体層を再度成長する工程を含むことを特徴とし
ている。That is, the manufacturing method of the vertical superlattice element of the present invention comprises:
A crystal growth process of a vertical superlattice structure using atomic steps on the surface of the compound semiconductor substrate whose main surface is inclined from the low index plane, and continuously, the substrate is once exposed to the atmosphere, and then the superlattice is formed. The method is characterized by including a step of thermally selectively etching one of the constituent layers by utilizing a difference in vapor pressure between materials, and a step of successively growing a semiconductor layer again.
この発明における縦型超格子の２つの構成層として
は、例えば、AlAsとGaAsとを組み合わせてなる（AlAs）
1/2（GaAs）1/2などのアンドープな２元の化合物半導体
が挙げられる。また、半導体材料はIII−Ｖ族化合物半
導体材料に限られるものではない。As the two constituent layers of the vertical superlattice according to the present invention, for example, a combination of AlAs and GaAs (AlAs)
An undoped binary compound semiconductor such as 1/2 (GaAs) 1/2 is exemplified. Further, the semiconductor material is not limited to the III-V compound semiconductor material.
この発明において、化合物半導体基板を一旦大気にさ
らして該基板表面に実質的に薄い酸化膜を形成すると
は、例えば、上記（AlAs）1/2（GaAs）1/2超格子におい
ては、これら２つの構成層表面に約5nmの酸化膜を形成
することで、後工程において一方の構成層であるGaAs層
を熱的選択エッチングしてそのエッチング除去領域に再
度ドーピング層を成長させる際に、他方のAlAs層上に上
記ドーピング層を成長させないことを意味する。In the present invention, forming a substantially thin oxide film on the surface of a compound semiconductor substrate by once exposing the compound semiconductor substrate to the atmosphere means, for example, that in the above (AlAs) 1/2 (GaAs) 1/2 superlattice, By forming an oxide film of about 5 nm on the surface of one of the constituent layers, the GaAs layer, which is one of the constituent layers, is thermally selectively etched in a later step, and when the doping layer is grown again in the etching-removed region, the other is formed. This means that the doping layer is not grown on the AlAs layer.
この際、ドーピング層はMBE（分子線エピタキシアル
法）よりもMOCVD法で成長させるのが好まいし。At this time, the doping layer is preferably grown by MOCVD rather than MBE (molecular beam epitaxy).
上述したように、この発明では、アンドープな２つの
構成層を材料間の蒸気圧の差を利用して熱的に選択エッ
チング（昇華エッチング）するようにしたことを最大の
特徴としている。As described above, the most significant feature of the present invention is that two undoped constituent layers are thermally selectively etched (sublimated etching) by utilizing a difference in vapor pressure between materials.
従って、例えば、化合物半導体基板と２つの構成層と
の間にドーピング層を予め設けておけば、例えば、縦型
pnドーピング超格子の作製も可能になる。第３図には、
この発明の第２の実施例として（ｎ−GaAs）1/2（ｐ−G
aAs）1/2縦型超格子14が示されている。Therefore, for example, if a doping layer is provided in advance between the compound semiconductor substrate and the two constituent layers, for example, a vertical type
Fabrication of pn-doped superlattices is also possible. In FIG.
As a second embodiment of the present invention, (n-GaAs) 1/2 (p-G
aAs) 1/2 vertical superlattice 14 is shown.
そして、この発明では、アンドープな２つの構成層や
再成長膜の構成を変えることで、多種多様な素子構造の
作製が可能になる。According to the present invention, a variety of device structures can be manufactured by changing the configuration of the two undoped constituent layers and the regrown film.
この発明において、各成長膜は、基本的にMBE法やMOC
VD法などの周知の成長法技術を用いて形成される。In the present invention, each grown film is basically formed by MBE or MOC.
It is formed by using a well-known growth method technique such as a VD method.
（ホ）作用 本発明は連続した３工程から構成されている。第１の
工程は従来技術と同じアンドープな縦型超格子成長工
程、第２の工程は熱的選択エッチング工程、第３の工程
は成長工程である。但し、第２の工程では基板を一旦大
気にさらして、基板表面に薄い酸化膜を形成した後、成
長チャンバ内に戻し、熱エッチングする。これは第３の
工程で、選択成長を可能にするためであり、MOCVDでは
酸化膜上には成長しないことを利用している。(E) Function The present invention is composed of three consecutive steps. The first step is an undoped vertical superlattice growth step as in the prior art, the second step is a thermal selective etching step, and the third step is a growth step. However, in the second step, the substrate is once exposed to the atmosphere, a thin oxide film is formed on the substrate surface, and then the substrate is returned into the growth chamber and thermally etched. This is to enable selective growth in the third step, and utilizes the fact that MOCVD does not grow on an oxide film.
本発明に依れば、第１の工程で得た超格子を構成する
２材料のうちの一方の半導体層を蒸気圧の差を利用して
選択的に昇華エッチングさせ、そのエッチングした箇所
に不純物ドープした半導体層を成長することができ、結
果として不純物ドープ層を含む縦型超格子が作成可能と
なる。また、縦型超格子の下層にドーピング層を予め設
けておけば、例えば、縦型pnドーピング超格子の作製も
可能となる。更に、縦型超格子の構成、再成長膜の構成
を変えることで多様な素子構造が作製可能となる。According to the present invention, one of the two semiconductor layers constituting the superlattice obtained in the first step is selectively subjected to sublimation etching using a difference in vapor pressure, and an impurity is added to the etched portion. A doped semiconductor layer can be grown, and as a result, a vertical superlattice including an impurity-doped layer can be formed. Further, if a doping layer is provided in advance below the vertical superlattice, for example, a vertical pn-doped superlattice can be manufactured. Furthermore, various element structures can be manufactured by changing the configuration of the vertical superlattice and the configuration of the regrown film.
（ヘ）実施例 以下図に示す実施例に基づいてこの発明を詳述する。
なお、これによってこの発明は限定を受けるものではな
い。また第１〜４図では結晶が成長する成長面のステッ
プを描画するのを省略し、成長面がすべて同一線上にあ
るように描画した。(F) Embodiment The present invention will be described in detail below based on an embodiment shown in the drawings.
The present invention is not limited by this. In FIGS. 1 to 4, the steps of the growth surface on which the crystal grows are omitted, and the drawing is performed so that the growth surfaces are all on the same line.
第１図は本発明の第１の実施例の製造方法により作製
される（AlAs）1/2（SiドープGaAs）1/2縦型超格子であ
る。FIG. 1 shows a (AlAs) 1/2 (Si-doped GaAs) 1/2 vertical superlattice manufactured by the manufacturing method of the first embodiment of the present invention.
第１図において、GaAsオフ基板11の上にアンドープGa
Asバッファ層12、（AlAs）1/2（SiドープGaAs）1/2縦型
超格子13が積層されている。In FIG. 1, an undoped Ga
As buffer layer 12 and (AlAs) 1/2 (Si-doped GaAs) 1/2 vertical superlattice 13 are stacked.
第２図（ａ）及び（ｂ）はこれの製造工程について説
明したものである。2 (a) and 2 (b) illustrate the manufacturing process.
第２図（ａ）に示すように、MOCVD法により［110］に
１゜傾いた（001）GaAs基板11上にアンドープGaAsバッ
ファ層12を50nm成長する。上層の縦型超格子13′の成長
では、成長速度は0.047nm/secにして、III族ソースGa
（C2H5）３、Al（C2H3）３の供給を交互に3secずつ切り
替えることで行った。超格子層13′を0.2μｍ成長した
後、一旦大気にさらした後、第２図（ｂ）に示すよう
に、超格子層13′の構成層の１つであるGaAs層13′ａを
AsH3照射のもとで熱エッチングする。この場合、AlAs層
の昇華温度がGaAs層に比べ高いため、例えば基板温度を
650℃に設定するとGaAs層13′ａのみがエッチングされ
る。その後、更にSiドープGaAs層を成長すると、第１図
に示すように、エッチング部にのみSiドープGaAs層13a
が選択的に成長され、所望の（AlAs）1/2（SiドープGaA
s）1/2縦型超格子13が得られる。熱エッチングの後の成
長で、GaAsが、AlAs上に成長しない理由は、AlAs表面の
極薄い酸化膜が成長を抑制しているためである。As shown in FIG. 2A, an undoped GaAs buffer layer 12 is grown to a thickness of 50 nm on a (001) GaAs substrate 11 inclined by 1 ° to [110] by MOCVD. In the growth of the upper vertical superlattice 13 ', the growth rate was set to 0.047 nm / sec and the group III source Ga
The supply of (C 2 H 5 ) 3 and the supply of Al (C 2 H 3 ) 3 was alternately switched every 3 seconds. After growing the superlattice layer 13 'by 0.2 μm and once exposing it to the atmosphere, as shown in FIG. 2 (b), the GaAs layer 13'a which is one of the constituent layers of the superlattice layer 13' is removed.
Thermal etching under A s H 3 irradiation. In this case, the sublimation temperature of the AlAs layer is higher than that of the GaAs layer.
When the temperature is set to 650 ° C., only the GaAs layer 13'a is etched. Thereafter, when a Si-doped GaAs layer is further grown, as shown in FIG.
Is selectively grown to the desired (AlAs) 1/2 (Si-doped GaAs
s) A 1/2 vertical superlattice 13 is obtained. The reason that GaAs does not grow on AlAs in the growth after thermal etching is that an extremely thin oxide film on the AlAs surface suppresses the growth.
第３図は本発明の第２の実施例の製造方法により作製
された（ｎ−GaAs）1/2（ｐ−GaAs）1/2縦型超格子であ
る。FIG. 3 shows a (n-GaAs) 1/2 (p-GaAs) 1/2 vertical superlattice manufactured by the manufacturing method of the second embodiment of the present invention.
第４図はその製造工程を示したものである。 FIG. 4 shows the manufacturing process.
第４図（ａ）に示すように、オフ基板11にSiドープｎ
−GaAs層14′を0.2μｍ成長し、続いて、アンドープGaA
s層12を20nm成長する。アンドープ層の成長はドーピン
グ層成長で乱れた原子ステップを整えるためである。ま
た、同じく乱れた原子ステップを整えるという目的で、
アンドープ層成長前に約10分間のアニーリング（AsH3照
射のもとで600℃で放置）を行った。更に、（AlAs）1/2
（GaAs）1/2縦型超格子層13′を20nm成長した。次に、
一旦大気にさらした後、第４図（ｂ）に示すように超格
子層のAlAs層13bをマスクとしてGaAs層を下層のｎ−GaA
s層14′まで熱エッチングにより選択的に除去する。そ
して、第３図に示すように除去部分にpGaAs層14aを選択
的に成長することで、所望の縦型pnドーピング超格子14
が作製される。As shown in FIG. 4 (a), the off-substrate 11
-Grow a GaAs layer 14 'to 0.2 μm followed by undoped GaAs
The s layer 12 is grown to 20 nm. The growth of the undoped layer is for adjusting the atomic steps disturbed by the growth of the doped layer. Also, for the purpose of adjusting the disturbed atomic steps,
Before growing the undoped layer, annealing for about 10 minutes (leaving at 600 ° C. under AsH 3 irradiation) was performed. Furthermore, (AlAs) 1/2
A (GaAs) 1/2 vertical superlattice layer 13 'was grown to a thickness of 20 nm. next,
Once exposed to the atmosphere, as shown in FIG. 4 (b), the GaAs layer is used as a lower n-GaAs layer using the AlAs layer 13b as a mask as a mask.
The s layer 14 'is selectively removed by thermal etching. Then, as shown in FIG. 3, by selectively growing a pGaAs layer 14a in the removed portion, a desired vertical pn-doped superlattice 14a is formed.
Is produced.
（ト）発明の効果 以上説明したように、本発明によれば、不純物ドープ
層を含む縦型超格子が実現できるようになり、多様な縦
型超格子を有する素子の作製が可能となり、産業上多大
の利点を有する。(G) Effects of the Invention As described above, according to the present invention, a vertical superlattice including an impurity-doped layer can be realized, and devices having various vertical superlattices can be manufactured. It has numerous advantages.
第１図は本発明の第１の実施例により作製された縦型超
格子の構成説明図、第２図（ａ）（ｂ）はその製造工程
図、第３図は本発明の第２の実施例により作成された縦
型超格子の構成説明図、第４図（ａ）（ｂ）はその製造
工程図、第５図（ａ）および（ｂ）（ｃ）はそれぞれ従
来の縦型超格子とその成長過程の説明図である。 11,12……GaAsオフ基板、 12……アンドープGaAs層、 13……（ｎ−GaAs）1/2（AlAs）1/2縦型超格子、 13′……アンドープ（GaAs）1/2（AlAs）1/2縦型超格
子、 13a……ｎ−GaAs超格子構成図、 13′ａ……アンドープGaAs超格子構成層、 13b……アンドープAlAs超格子構造層、 14……縦型pnドーピングGaAs超格子、 14′……ｎ−GaAs層。FIG. 1 is an explanatory view of a configuration of a vertical superlattice manufactured according to the first embodiment of the present invention, FIGS. 2 (a) and 2 (b) show manufacturing steps thereof, and FIG. 3 shows a second embodiment of the present invention. FIGS. 4 (a) and 4 (b) are manufacturing process diagrams, and FIGS. 5 (a) and (b) (c) are conventional vertical superlattices, respectively. FIG. It is explanatory drawing of a lattice and its growth process. 11,12 ... GaAs off substrate, 12 ... undoped GaAs layer, 13 ... (n-GaAs) 1/2 (AlAs) 1/2 vertical superlattice, 13 '... undoped (GaAs) 1/2 ( AlAs) 1/2 vertical superlattice, 13a: n-GaAs superlattice structure diagram, 13'a: undoped GaAs superlattice structure layer, 13b ... undoped AlAs superlattice structure layer, 14 ... vertical pn doping GaAs superlattice, 14 '... n-GaAs layer.
Claims (2)
板の表面の原子ステップを利用してアンドープな化合物
半導体材料からなる２つの構成層を結晶成長させて縦型
超格子構造を作製する工程とそれに連続して、上記化合
物半導体基板を一旦大気にさらして該基板表面に実質的
に薄い酸化膜を形成した後、上記２つの構成層の上記材
料間の蒸気圧の差を利用して一方の構成層を熱的選択エ
ッチングする工程とそれに連続して、エッチング除去さ
れた領域に不純物がドープされた、化合物半導体層を選
択的に再度成長させる工程を含むことを特徴とした縦型
超格子素子の製造方法。1. A vertical superlattice structure is produced by crystal-growing two constituent layers of an undoped compound semiconductor material using atomic steps on the surface of a compound semiconductor substrate whose main surface is inclined from a low index plane. After the step and subsequently, the compound semiconductor substrate is once exposed to the air to form a substantially thin oxide film on the surface of the substrate, and then utilizing the difference in vapor pressure between the materials of the two constituent layers, A step of thermally selectively etching one of the constituent layers and, successively, a step of selectively regrowing a compound semiconductor layer in which an impurity is doped in a region removed by etching. Manufacturing method of lattice element.
板の表面の原子ステップを利用して該基板上に化合物半
導体からなるドーピング層を介して上層にアンドープな
化合物半導体材料からなる２つの構成層を結晶成長させ
て縦型超格子層を作成する工程とそれに連続して、上記
化合物半導体基板を一旦大気にさらして該基板表面に実
質的に薄い酸化膜を形成した後、上記２つの構成層の上
記材料間の蒸気圧の差を利用して一方の構成層を熱的選
択エッチングし、さらに残存する他方の構成層をマスク
として熱的エッチングを施して一方の構成層下部の上記
ドーピング層も除去する工程とそれに連続して、エッチ
ング除去された下層の上記ドーピング層領域にそのドー
ピング層と異なるドーピング層を選択的に成長させる工
程を含むことを特徴とする縦型格子素子の製造方法。2. The method according to claim 1, wherein the upper surface of the compound semiconductor substrate is formed by using an atomic step on the surface of the compound semiconductor substrate inclined from the low index plane, and the upper surface of the compound semiconductor material is formed of an undoped compound semiconductor material through a doping layer of the compound semiconductor. After forming a vertical superlattice layer by crystal-growing the constituent layers and subsequently, forming a substantially thin oxide film on the surface of the compound semiconductor substrate by once exposing the compound semiconductor substrate to the atmosphere, One of the constituent layers is thermally selectively etched by utilizing the difference in vapor pressure between the materials of the constituent layers, and the remaining constituent layer is subjected to thermal etching by using the other constituent layer as a mask to perform the doping under one of the constituent layers. The method further comprises a step of removing the layer and a step of selectively growing a doped layer different from the doped layer in the lower doped layer region which has been etched away. Method for manufacturing the vertical lattice elements to.
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|---|---|---|---|
| JP12970890A JP2650770B2 (en) | 1990-05-18 | 1990-05-18 | Manufacturing method of vertical superlattice element |
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| Publication Number | Publication Date |
|---|---|
| JPH0423471A JPH0423471A (en) | 1992-01-27 |
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