JP2647136C

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Publication number: JP2647136C
Authority: JP
Publication date: 1999-02-24

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【発明の詳細な説明】［発明の目的］（産業上の利用分野）この発明はディザーを加えたアナログ入力信号をデルタ−シグマ変調してデジ
タル変換された出力信号を得るアナログ−デジタル変換回路に関する。（従来の技術）アナログ−デジタル変換（以下Ａ−Ｄ変換）の方式は種々提供されているが、
近年、集積回路化の容易さよりデルタ−シグマ（Δ−Σと略す）変調器を用いた
Ａ−Ｄ変換回路が検討されている。第３図及び第４図にΔ−Σ変調器を用いたアナログ−デジタル変換回路の基本
構成を示す。先ず、第３図は積分器が２個の二重積分形と称されるΔ−Σ変調器
を用いている。この変調器は、変調出力を帰還した帰還信号とアナログ入力信号
との差分を算出する加算器31,加算器31からの信号を積分する第１の積分器32,積
分器32からの出力と前記帰還信号との差分を算出する加算器33,加算器33からの
出力を積分する第２の積分器34,この積分器34の出力をクロックFSにてサンプリ
ングし量子化出力である前記変調出力を得る比較器35（量子化器ともいう）とか
ら構成する。そして、比較器35の出力を間引きフィルター36に通すことで、デジタル化された出力信号を得ている。第４図の場合は一重積分形と称される。即ち，入力信号と帰還信号との差分を
算出する加算器41,加算器41の出力を積分する積分器42,積分器42の出力をクロッ
クFSで量子化する比較器43にて一重積分形の変調器を構成している。44は間引き
フィルターである。このようなΔ−Σ変調器を用いたアナログ−デジタル変換回路においては、入
力信号にディザー信号を加えて、量子化雑音による小信号時のS/Nを改善する技
法が不可欠である。上記ディザーを付加する技法が、例えば文献Y.Matsuya etal
“A 16bit Oversampling A−to−D Conversion Technology Using Triple−Inte
gration Nnoise Shaping,”IEEE Journal of Solid−state Circuits,Vol,SC−2
2,No6,pp.921−929,December 1987.に記載されている。第５図は上記文献に基づくアナログ−デジタル変換回路の従来例を示す。第５
図において、入力端子51にはアナログ入力信号を導入し、この入力信号をそれぞ
れ加算器52,53に同一位相で供給する。加算器52,53には、ディザー発生器54で発
生させたディザー信号を加える。ディザー信号は互いに逆位相で加算器52,53に
入力している。加算器52,53からの出力は、それぞれΔ−Σ変調器55,56を介して
加算器57に同一位相で入力する。加算器57の出力は、重なり阻止フィルター58で
、アナログ信号における振幅を1/2倍にされたのと等価の処理を受けてデシメー
ション回路59に入る。デシメーション回路59は、端子60より供給されるサンプリ
ングクロックfsによって入力をサンプリングし、A/D変換出力としてのデジタル
信号を出力端子61に導出する。なお、重なり阻止フィルター58とデシメーション
回路59は、第３図及び第４図の回路における間引きフィルターに相当している。このような構成によれば、ディザー信号は、加算器52には加算信号として入力
信号に加わり、加算器53には減算信号として入力信号に加わる。これにより、Δ
−Σ変調後の出力を加算する加算器57の出力では、ディザー成分がキャンセルさ
れた出力を得ることができる。しかし、第５図の構成は、互いに逆相で変調出力に現れるディザー成分がキャ
ンセルできることを利用して出力を得ているために、Δ−Σ変調器を２個使用しなければならず、回路規模が増大してしまう。（発明が解決しようとする課題）入力信号に互いに逆相のディザー信号を重畳し、それぞれのΔ−Σ変調後の各
出力を加え合わせてA/D変換出力中にディザー成分を生じないようにした従来の
アナログ−デジタル変換回路は、ディザー成分をキャンセルするために、Δ−Σ
変調器が２個必要であり、集積化した場合に回路規模が増大するという欠点があ
った。この発明は上記問題点を除去し、Δ−Σ変調器１個でディザー成分を除去し回
路規模を小さくすることができるアナログ−デジタル変換回路の提供を目的とす
る。［発明の構成］（課題を解決するための手段）この発明は、アナログ信号を所定周波数のサンプリングクロックの周波数でデ
ルタ−シグマ変調する変調器と、前記所定周波数のサンプリングクロックの整数
倍の周波数を有する信号をディザー信号として前記変調器への入力に加えるディ
ザー加算手段と、前記変調器からの変調出力を前記サンプリングクロックによっ
てサンプリングすることにより、前記変調出力をフィルタリングすると共に前記
ディザー信号を除去して変換出力としてのデジタル信号を得るデシメーション回
路とを具備したものである。（作用）デシメーション回路の伝達特性は、サンプリングクロックの周波数の整数倍ご
とに、特性がゼロになる点を持つ。この発明は、ディザー信号の周波数を上記伝
達特性がゼロになる周波数に合わせてあるので、入力信号に加えられたディザー
成分は、サンプリングの段階で除去され出力中に現れることがない。（実施例）以下、この発明を図示の実施例について説明する。第１図はこの発明に係るアナログ−デジタル変換回路の一実施例を示す構成図
である。第１図において、入力端子11はアナログ信号を加算器12に加えている。加算器12は、ディザー信号発生器17からのディザー信号を前記入力端子11からの入力
信号に加算している。加算器12の出力は、Δ−Σ変調器13を介してデシメーショ
ン回路14に入る。デシメーション回路14は、端子16からのサンプリングクロック
fsによって、Δ−Σ変調出力を間引き処理して出力端子15にA/D変換されたデジ
タル信号を導出する。この発明は、デシメーション回路14のサンプリングクロックfsをディザー信号
の原信号としており、端子16からのサンプリングクロックfsは、ディザー回路17
を介して前記加算器12に入力するようにしてある。ディザー回路17は、サンプリ
ングクロックfsを所定整数倍に逓倍し、かつ例えば正弦波状に整形して出力する
回路である。このような構成によれば、入力信号に加えられるディザー信号は、サンプリン
グクロックfsの整数倍の信号であるため、デシメーション回路14におけるサンプ
リング動作によって確実に除去することができる。即ち，Δ−Σ変調器13は、積分器が１つだけの一重積分形（第４図）或は複数
縦続に接続したｎ重積分形（ｎ次形）のいずれを採用しても良いが、ｎ次形を用
いた場合の伝達特性は、Ｙ＝Ｘ＋（１−Ｚ^-1）ⁿ／Ｑとなる。但し、Ｙは出力、Ｘは入力、Ｑは量子化雑音である。従って、上式の右
辺第２項は、ｎ（正の整数）を大きくすることで、理想的な変調（Ｙ＝Ｘ）によ
り量子化雑音を十分に小さくすることができ。 Δ−Σ変調が理想的に行われた場合、変調出力は入力情報を漏らさず含むこと
になり、デシメーション回路14にはディザーとして加えられたサンプリングクロ
ックfsの整数倍周波数の信号（ディザー成分）も、そのまま入力成分として加わ
る。ここでは、ディザー発生器17がサンプリングクロックfsをそのまま加算器12
に加えるとすると、ディザー成分は、Δ−Σ変調器13の出力中に、第２図ａのよ
うに現れる。第２図ａにおいて、横軸は周波数を、縦軸は変調出力レベルを示す
。このように、Δ−Σ変調出力は、入力端子11における入力信号と、ディザー成
分とから成っている。一方、第２図ｂはデシメーション回路14における伝達特性を示している。デシメーション回路14は、周波数fsでサンプリングするので、同図に示すように、
mfs（ｍ＝1,2,3…）以上の整数）のところに伝達特性がゼロとなる点が生じる。
第２図ａに示したディザー成分は、本実施例の場合、ｍ＝１であるので、第２図
ｂにおけるfsの点に対応し、この点の伝達特性がゼロとなることで、デシメーシ
ョン回路14の出力中には、上記ディザー成分は現れてこないことがわかる。こう
して、第２図ｃに示すように、ディザー成分が除去された出力信号を得ることが
できる。上記によれば、Δ−Σ変調器は１個であり、従来の構成に比し、大幅な回路規
模の縮小を図ることができる。なお、上記の実施例では、ディザー信号の周波数をfsとしたが、第２図ｂの特
性より、fsの整数倍であればいずれでも良いことかわかる。また、ディザーの波
形は、正弦波，方形波，三角波等いずれでも良い。これらの波形には、基本波の
整数倍の周波数が含まれているので、基本波とすべての高調波はfsの整数倍に位
置することになり、除去されるからである。［発明の効果］以上説明したようにこの発明によれば、Δ−Σ変調器を一つ用いて構成しても
、ディザーを確実に除去するＡ−Ｄ変換を行うことができ、集積化した場合に回
路規模の縮小を図ることができる。DETAILED DESCRIPTION OF THE INVENTION [Object of the Invention] (Industrial application field) The present invention relates to an analog-digital conversion circuit that obtains a digital-converted output signal by delta-sigma-modulating an analog input signal to which dither has been added. . (Prior Art) Various methods of analog-digital conversion (hereinafter, AD conversion) are provided.
In recent years, an A / D conversion circuit using a delta-sigma (abbreviated as Δ-Σ) modulator has been studied because of its ease of integration. FIG. 3 and FIG. 4 show the basic configuration of an analog-to-digital conversion circuit using a Δ-Σ modulator. First, FIG. 3 uses a Δ-Σ modulator called as a double integral type with two integrators. The modulator includes an adder 31 that calculates a difference between a feedback signal that has fed back a modulation output and an analog input signal, a first integrator 32 that integrates a signal from the adder 31, an output from the integrator 32, An adder 33 for calculating the difference from the feedback signal, a second integrator 34 for integrating the output from the adder 33, and sampling the output of the integrator 34 with a clock FS to obtain the modulated output as a quantized output. And a comparator 35 (also referred to as a quantizer). Then, by passing the output of the comparator 35 through the thinning filter 36, a digitized output signal is obtained. The case of FIG. 4 is called a single integral type. That is, an adder 41 that calculates the difference between the input signal and the feedback signal, an integrator 42 that integrates the output of the adder 41, and a comparator 43 that quantizes the output of the integrator 42 with the clock FS are a single integration type. A modulator. 44 is a thinning filter. In an analog-to-digital conversion circuit using such a Δ-Σ modulator, a technique of adding a dither signal to an input signal and improving the S / N at the time of a small signal due to quantization noise is indispensable. The technique of adding the dither is described in, for example, the document Y. Matsuya et al.
“A 16bit Oversampling A-to-D Conversion Technology Using Triple-Inte
gration Nnoise Shaping, ”IEEE Journal of Solid-state Circuits, Vol, SC-2
2, No. 6, pp. 921-929, December 1987. FIG. 5 shows a conventional example of an analog-digital conversion circuit based on the above document. Fifth
In the figure, an analog input signal is introduced into an input terminal 51, and the input signal is supplied to adders 52 and 53 in the same phase. The dither signal generated by the dither generator 54 is added to the adders 52 and 53. The dither signals are input to the adders 52 and 53 with opposite phases. The outputs from the adders 52 and 53 are input to the adder 57 via the Δ-Σ modulators 55 and 56 at the same phase. The output of the adder 57 is subjected to a process equivalent to halving the amplitude of the analog signal by the overlap prevention filter 58 and enters the decimation circuit 59. The decimation circuit 59 samples an input by a sampling clock fs supplied from a terminal 60, and derives a digital signal as an A / D conversion output to an output terminal 61. The overlap prevention filter 58 and the decimation circuit 59 correspond to the thinning filter in the circuits shown in FIGS. 3 and 4. According to such a configuration, the dither signal is added to the input signal as an addition signal to the adder 52, and is added to the input signal as a subtraction signal to the adder 53. This gives Δ
With the output of the adder 57 that adds the output after the −Σ modulation, an output from which the dither component is canceled can be obtained. However, the configuration shown in FIG. 5 requires two Δ-Σ modulators because the output is obtained by utilizing the fact that dither components appearing in the modulation output in opposite phases can be canceled. The scale increases. (Problems to be Solved by the Invention) Dither signals having phases opposite to each other are superimposed on an input signal, and respective outputs after Δ-Σ modulation are added together so that a dither component is not generated in the A / D conversion output. The conventional analog-to-digital conversion circuit described above uses Δ-Σ to cancel the dither component.
Two modulators are required, and there is a disadvantage that the circuit scale increases when integrated. SUMMARY OF THE INVENTION It is an object of the present invention to provide an analog-to-digital converter capable of eliminating the above-mentioned problems and eliminating dither components with a single Δ-Σ modulator to reduce the circuit scale. [Configuration of the Invention (Means for Solving the Problems) The present invention, de <br/> filter the analog signal at the frequency of the sampling clock of a predetermined frequency - a modulator for sigma modulation, the sampling clock of the plant constant frequency Dither addition means for adding a signal having a frequency of an integral multiple of the dither signal to the input to the modulator, and sampling the modulation output from the modulator by the sampling clock to filter the modulation output and And a decimation circuit for removing a dither signal to obtain a digital signal as a conversion output. (Operation) The transfer characteristic of the decimation circuit has a point at which the characteristic becomes zero for each integral multiple of the frequency of the sampling clock. In the present invention, the frequency of the dither signal is adjusted to the frequency at which the transfer characteristic becomes zero, so that the dither component added to the input signal is removed at the sampling stage and does not appear in the output. Hereinafter, the present invention will be described with reference to the illustrated embodiments. FIG. 1 is a block diagram showing an embodiment of an analog-digital conversion circuit according to the present invention. In FIG. 1, an input terminal 11 applies an analog signal to an adder 12. The adder 12 adds the dither signal from the dither signal generator 17 to the input signal from the input terminal 11. The output of the adder 12 enters a decimation circuit 14 via a Δ-Σ modulator 13. The decimation circuit 14 receives the sampling clock from the terminal 16
The fs decimates the Δ-Σ modulation output to derive an A / D-converted digital signal at the output terminal 15. The present invention uses the sampling clock fs of the decimation circuit 14 as the original signal of the dither signal, and the sampling clock fs from the terminal 16
Through the adder 12. The dither circuit 17 is a circuit that multiplies the sampling clock fs by a predetermined integer multiple, and shapes and outputs, for example, a sine wave. According to such a configuration, the dither signal added to the input signal is a signal that is an integral multiple of the sampling clock fs, and thus can be reliably removed by the sampling operation in the decimation circuit 14. That is, the .DELTA .-. SIGMA. Modulator 13 may employ either a single integration type having only one integrator (FIG. 4) or an n-fold integration type (n-order type) in which a plurality of cascades are connected. , N-order type, the transfer characteristic is Y = X + (1−Z ⁻¹ ) ⁿ / Q. Here, Y is output, X is input, and Q is quantization noise. Therefore, the second term on the right side of the above equation can sufficiently reduce quantization noise by ideal modulation (Y = X) by increasing n (a positive integer). If the Δ-Σ modulation is ideally performed, the modulation output will include the input information without leaking, and the decimation circuit 14 also outputs a signal (dither component) of an integer multiple of the sampling clock fs added as dither. , As input components. Here, the dither generator 17 uses the sampling clock fs as it is
, The dither component appears in the output of the Δ-Σ modulator 13 as shown in FIG. In FIG. 2a, the horizontal axis represents frequency, and the vertical axis represents modulation output level. As described above, the Δ-Σ modulation output includes the input signal at the input terminal 11 and the dither component. FIG. 2B shows the transfer characteristics of the decimation circuit 14. Since the decimation circuit 14 samples at the frequency fs, as shown in FIG.
A point where the transfer characteristic becomes zero occurs at mfs (m = 1, 2, 3,..., or an integer).
Since the dither component shown in FIG. 2A is m = 1 in this embodiment, it corresponds to the point of fs in FIG. 2B, and the transfer characteristic at this point becomes zero. It can be seen that the dither component does not appear in the output of 14. In this way, as shown in FIG. 2c, an output signal from which the dither component has been removed can be obtained. According to the above, the number of Δ-Σ modulators is one, and the circuit scale can be significantly reduced as compared with the conventional configuration. In the above embodiment, the frequency of the dither signal is fs, but it can be seen from the characteristics of FIG. 2B that any frequency may be used as long as it is an integral multiple of fs. Further, the waveform of the dither may be any of a sine wave, a square wave, and a triangular wave. This is because these waveforms include a frequency that is an integral multiple of the fundamental wave, so that the fundamental wave and all harmonics are located at integral multiples of fs and are removed. [Effects of the Invention] As described above, according to the present invention, even when a single Δ-Σ modulator is used, A / D conversion for reliably removing dither can be performed, and integrated In this case, the circuit scale can be reduced.

【図面の簡単な説明】第１図はこの発明に係るアナログ−デジタル変換回路の一実施例を示す構成図
、第２図は第１図の実施例の動作を示す特性図、第３図及び第４図はΔ−Σ変調
器を説明する構成図、第５図はディザー法を行う従来のアナログ−デジタル変換
回路の一例を示す構成図である。 11…入力端子、 12…（ディザー加算用）加算器、 13…Δ−Σ変調器、 14…デシメーション回路、15…出力端子、 17…ディザー発生器。BRIEF DESCRIPTION OF THE DRAWINGS FIG. 1 is a block diagram showing one embodiment of an analog-to-digital converter according to the present invention, FIG. 2 is a characteristic diagram showing the operation of the embodiment of FIG. 1, FIG. FIG. 4 is a configuration diagram illustrating a Δ-Σ modulator, and FIG. 5 is a configuration diagram illustrating an example of a conventional analog-digital conversion circuit that performs a dither method. 11 input terminal, 12 adder for dither addition, 13 Δ-Σ modulator, 14 decimation circuit, 15 output terminal, 17 dither generator.

Claims

Claims de analog signal at the frequency of the sampling clock of a predetermined frequency filter - a modulator for sigma modulation, a signal having a frequency of an integral multiple of the sampling clock of the plant a constant frequency to said modulator as dither signal And a decimation circuit for filtering the modulation output from the modulator by the sampling clock, thereby filtering the modulation output and removing the dither signal to obtain a digital signal as a conversion output. An analog-to-digital conversion circuit comprising: