JP2635577C

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Publication number: JP2635577C
Authority: JP
Original assignee: Toshiba Corp
Current assignee: Toshiba Corp
Publication date: 1999-06-28

Description

【発明の詳細な説明】［発明の目的］（産業上の利用分野）この発明は、ＭＯＳＦＥＴで構成されるＬＳＩに係わるもので、特に内部に
電源電圧降下回路を備えた半導体装置に関する。（従来の技術）一般に、ＭＯＳＦＥＴを用いて構成されるＬＳＩにおいては、ＬＳＩチップ
内の全てのＭＯＳＦＥＴのゲート酸化膜厚は同じに設定されている。これは製
造プロセスが最も簡単であり、しかもＬＳＩチップ内の全てのＭＯＳＦＥＴが
５Ｖで動作するためである。しかしながら、近年のＬＳＩの高集積化に伴って各素子および配線の微細化が
進んでおり、デザインルールが０．８μｍ以下になると上記５Ｖの動作電源電圧
ではＬＳＩの信頼性を保つのが困難になってきている。これは、電源電圧を一定
のままで素子を縮小すると電界が高くなることによる。この結果、ホットキャリア効果やゲート酸化膜の耐圧劣化等の問題をもたらす。この対策として、ＭＯＳＦＥＴをＬＤＤ構造にしてホットキャリアに対して
耐性を持たせる事はできるものの、これにも限界があり、ゲート酸化膜の耐圧劣
化に関しては決定的な手段がない。以上のような事情から、ＬＳＩの内部電源電圧を下げる方法が提案されている
。これは外部からは５Ｖの電源電圧を供給し、この電源電圧をチップ内に形成し
た電源電圧降下回路で３．３Ｖ程度に降下させ、内部回路をこの降下させた電圧
で作動せしめるものである。しかしながら、このような構成でも入出力部には５
Ｖで動作する回路が存在し、この回路におけるホットキャリア効果やゲート酸化
膜の耐圧劣化は避けられない。（発明が解決しようとする問題点）上述したように従来の半導体装置では、高集積化に伴ってホットキャリア効果
やゲート酸化膜の耐圧劣化等が発生し、ＬＳＩの信頼性が低下する欠点がある。
このような欠点を除去するためにＭＯＳＦＥＴをＬＤＤ構造にすることが考え
られているがこれにも限界があり、且つゲート酸化膜の耐圧劣化を防止すること
はできない。そこで、ＬＳＩの内部電圧を下げる方法が提案されているが、この
ような構成でも入出力部の回路におけるホットキャリア効果やゲート酸化膜の耐
圧劣化は避けられない。この発明は上記のような事情に鑑みてなされたもので、その目的とするところ
は、高集積化によって微細化されてもホットキャリア効果やゲート酸化膜の耐圧
劣化を確実に低減でき、信頼性を向上できる半導体装置を提供することである。［発明の構成］（問題点を解決するための手段と作用）すなわち、この発明においては、上記の目的を達成するために、ＭＯＳＦＥ
Ｔのゲート酸化膜をＬＳＩの内部で２種類以上用いており、外部から供給される
電源電圧で作動される入出力回路部におけるＭＯＳＦＥＴのゲート酸化膜圧を
、電源電圧降下回路で降下した電圧で作動される内部回路のＭＯＳＦＥＴのゲ
ート酸化膜厚より厚く形成している。こうすることにより、入出力回路部におけるＭＯＳＦＥＴのゲート絶縁膜は厚いのでホットキャリア効果やゲート酸化膜の耐圧の劣化を防止でき、且つ電源
電圧降下回路で内部回路に供給する電圧を降下しているのでこの内部回路を構成
するＭＯＳＦＥＴのゲート酸化膜圧は薄くても良く、高集積化の妨げや性能低
下はない。（実施例）以下、この発明の実施の形態について図面を参照して説明する。図２は、電源
電圧降下回路を有する半導体装置の回路構成例を示している。図２において、11
はＬＳＩチップで、このチップ11内には５Ｖの電源電圧で動作し外部とデータの
授受を行なう入出力回路部12、この入出力回路部12を介して供給される５Ｖの電
源電圧を例えば３．３Ｖに降下させる電源電圧降下回路13、及びこの電源電圧降
下回路13によって降下された電圧が供給されて作動されるセル及び周辺回路14の
３つの回路ブロックが内蔵されている。図１は上記図２の回路における入出力回路部12とセル及び周辺回路14を構成す
るＭＯＳＦＥＴの断面構成を示している。図１において、15はＰ型のシリコン
基板、16は３．３Ｖの電圧が印加されるＮ型のウェル領域、17は５Ｖの電圧が印
加されるＮ型のウェル領域、18は膜厚が１２ｎｍのゲート酸化膜、19は膜厚が２
０ｎｍのゲート酸化膜、20，20´はソース領域、21，21´はドレイン領域、22は
ゲート電極、23は素子分離用酸化膜で、図示する如く入出力回路部12を構成する
ＭＯＳＦＥＴのゲート酸化膜19は、セル及び周辺回路14を構成するＭＯＳＦ
ＥＴのゲート酸化膜18より厚く形成されている。次に、上述した構成の半導体装置の製造方法について図３（ａ）〜（ｄ）を参
照して説明する。まず、（ａ）図に示すように、通常のＣＭＯＳプロセスを用い
てＰ型のシリコン基板15にＮ型のウェル領域16，17を形成する。次に素子分離用
の酸化膜23を選択的に形成した後、この素子分離用酸化膜23で分離された素子領
域上のシリコン基板15上にゲート酸化膜24を１２ｎｍ程度の厚さに形成する。次に、セル及び周辺回路14を構成するＭＯＳＦＥＴのゲート絶縁膜24を選択
的にエッチングして除去し、シリコン基板15を露出させると（ｂ）図に示すよう
になる。その後、再び熱酸化を行なってセル及び周辺回路14の上記露出されたシリコン基板15上に膜厚が約１２ｎｍのゲート酸化膜18を形成する。この際、入出力回路
部12のゲート酸化膜24は約２０ｎｍの膜厚のゲート酸化膜19に成長し、（ｃ）図
に示すようになる。以降は、通常のＣＭＯＳプロセスと同様であり、ポリシリコンゲート22を形成
した後、このポリシリコンゲート22をマスクとしてＮ型及びＰ型を形成する不純
物のイオン注入をそれぞれ選択的に行ない、Ｎチャネル型ＭＯＳＦＥＴのソー
ス領域20´，ドレイン領域21´、及びＰチャネル型ＭＯＳＦＥＴのソース領域
20，ドレイン領域21をそれぞれ形成する((ｄ)図図示)。このような製造方法によれば、５Ｖで動作する入出力回路部12のＭＯＳＦＥ
Ｔのゲート酸化膜19を、電源電圧降下回路13で降下させた電圧で作動されるＭＯ
ＳＦＥＴのゲート酸化膜18よりも厚くできる。このような構成では、入出力回
路部12を構成するＭＯＳＦＥＴはゲート酸化膜厚が厚いことによりホットキャ
リア効果やゲート酸化膜の耐圧劣化を防止でき、セル及び周辺回路14は電源電圧
を低下させたことによりホットキャリア効果やゲート酸化膜の耐圧劣化を防止で
き、ＬＳＩチップ11を構成する回路全体のＭＯＳＦＥＴの信頼性を大幅に向上
できる。例えば上述した実施の形態のように、入出力回路部12を構成するＭＯＳ
ＦＥＴのゲート酸化膜19が２０ｎｍで５Ｖの電圧が印加される場合には、この
ＭＯＳＦＥＴのゲート酸化膜にかかる電界は２．５ＭＶ／ｃｍ、セル及び周辺
回路14を構成するＭＯＳＦＥＴのゲート酸化膜18が１２ｎｍで３．３Ｖの電圧
が印加される場合の電界は２．７５ＭＶ／ｃｍであり、どちらも一般に信頼性を
保証できると言われている３〜５ＭＶ／ｃｍ以下の電界であり、充分高い信頼性
が得られる。更に、この発明の構成では、ＬＳＩのインターフェイスとして５Ｖを使用でき
るので、今までのＴＴＬコンパチブルを崩さずに使用できるという効果も得られ
る。［発明の効果］以上説明したようにこの発明によれば、高集積化によって微細化されてもホッ
トキャリア効果やゲート酸化膜の耐圧劣化を確実に低減でき、信頼性を向上でき
る半導体装置が得られる。 Description: Object of the Invention (Industrial application field) The present invention relates to an LSI constituted by a MOS FET, and more particularly to a semiconductor device having a power supply voltage drop circuit inside. (Prior Art) In general, in an LSI configured using MOS FETs, the gate oxide film thicknesses of all the MOS FETs in the LSI chip are set to be the same. This is because the manufacturing process is the simplest, and all the MOS FETs in the LSI chip operate at 5V. However, miniaturization of each element and wiring is progressing with the recent high integration of LSI, and when the design rule becomes 0.8 μm or less, it becomes difficult to maintain the reliability of the LSI at the operation power supply voltage of 5 V described above. It has become to. This is because when the element is reduced while the power supply voltage is kept constant, the electric field increases. As a result, problems such as the hot carrier effect and the deterioration of the breakdown voltage of the gate oxide film are caused. As a countermeasure, although the MOS FET can be made to have an LDD structure to have resistance to hot carriers, there is a limit to this, and there is no decisive means regarding deterioration of the withstand voltage of the gate oxide film. Under the circumstances described above, a method of reducing the internal power supply voltage of the LSI has been proposed. In this method, a power supply voltage of 5 V is supplied from the outside, this power supply voltage is reduced to about 3.3 V by a power supply voltage dropping circuit formed in the chip, and an internal circuit is operated at the reduced voltage. However, even with such a configuration, 5
There is a circuit operating at V, and the hot carrier effect in this circuit and the deterioration of the breakdown voltage of the gate oxide film are inevitable. (Problems to be Solved by the Invention) As described above, the conventional semiconductor device suffers from the drawback that the hot carrier effect, the breakdown voltage of the gate oxide film, etc. occur with the increase in integration, and the reliability of the LSI decreases. is there.
In order to eliminate such a defect, it has been considered that the MOS FET has an LDD structure. However, this is limited, and deterioration of the breakdown voltage of the gate oxide film cannot be prevented. Therefore, a method of lowering the internal voltage of the LSI has been proposed. However, even with such a configuration, the hot carrier effect in the circuit of the input / output unit and the deterioration of the breakdown voltage of the gate oxide film are inevitable. The present invention has been made in view of the above-described circumstances, and an object of the present invention is to reliably reduce the hot carrier effect and the withstand voltage deterioration of the gate oxide film even if the device is miniaturized by high integration. To provide a semiconductor device that can improve the performance. [Structure of the Invention] (Means and Function for Solving the Problems) That is, in the present invention, in order to achieve the above object, a MOS FE
A gate oxide film of T is used in the LSI at least two types inside, and a gate oxide film pressure of a MOS FET in an input / output circuit section operated by a power supply voltage supplied from the outside is reduced by a power supply voltage dropping circuit. Is formed to be thicker than the gate oxide film thickness of the MOS FET of the internal circuit operated by. In this way, since the gate insulating film of the MOS FET in the input / output circuit section is thick, it is possible to prevent the hot carrier effect and the deterioration of the breakdown voltage of the gate oxide film, and to reduce the voltage supplied to the internal circuit by the power supply voltage drop circuit. Therefore, the gate oxide film pressure of the MOS FET constituting this internal circuit may be thin, and there is no hindrance to high integration and no reduction in performance. Hereinafter, embodiments of the present invention will be described with reference to the drawings. FIG. 2 shows a circuit configuration example of a semiconductor device having a power supply voltage drop circuit. In FIG. 2, 11
Is an LSI chip, which has an input / output circuit section 12 which operates at a power supply voltage of 5 V and transmits / receives data to / from the outside, and a power supply voltage of 5 V supplied through the input / output circuit section 12, for example, 3 A power supply voltage drop circuit 13 for reducing the voltage to 0.3 V, a cell operated by supplying a voltage dropped by the power supply voltage drop circuit 13 and a peripheral circuit 14 are provided therein. FIG. 1 shows the cross-sectional structure of the input / output circuit section 12 and the MOS FETs constituting the cell and peripheral circuit 14 in the circuit of FIG. In FIG. 1, reference numeral 15 denotes a P-type silicon substrate, 16 denotes an N-type well region to which a voltage of 3.3 V is applied, 17 denotes an N-type well region to which a voltage of 5 V is applied, and 18 denotes a film thickness of 12 nm. Gate oxide film, 19 has a thickness of 2
A gate oxide film of 0 nm, 20 and 20 'are source regions, 21 and 21' are drain regions, 22 is a gate electrode, and 23 is an oxide film for element isolation, as shown in FIG. The gate oxide film 19 is formed of a MOS transistor constituting the cell and the peripheral circuit 14.
It is formed thicker than the gate oxide film 18 of ET. Next, a method for manufacturing the semiconductor device having the above-described configuration will be described with reference to FIGS. First, as shown in FIG. 1A, N-type well regions 16 and 17 are formed in a P-type silicon substrate 15 using a normal CMOS process. Next, after selectively forming an oxide film 23 for element isolation, a gate oxide film 24 is formed to a thickness of about 12 nm on the silicon substrate 15 on the element region separated by the oxide film 23 for element isolation. . Next, the gate insulating film 24 of the MOS FET constituting the cell and the peripheral circuit 14 is selectively etched and removed to expose the silicon substrate 15, as shown in FIG. Thereafter, thermal oxidation is performed again to form a gate oxide film 18 having a thickness of about 12 nm on the exposed silicon substrate 15 of the cell and the peripheral circuit 14. At this time, the gate oxide film 24 of the input / output circuit section 12 grows into a gate oxide film 19 having a thickness of about 20 nm, as shown in FIG. After that, the process is the same as that of the normal CMOS process. After the polysilicon gate 22 is formed, ion implantation of impurities for forming N-type and P-type is selectively performed by using the polysilicon gate 22 as a mask, respectively. Region 20 ′ and drain region 21 ′ of a p-type MOS FET and source region of a p-channel type MOS FET
20 and a drain region 21 are formed (FIG. 7D). According to such a manufacturing method, the MOS FE of the input / output circuit unit 12 operating at 5 V
The MO operated by the voltage dropped by the power supply voltage drop circuit 13 in the gate oxide film 19 of T
It can be thicker than the gate oxide film 18 of the SFET. In such a configuration, since the MOS FET forming the input / output circuit section 12 has a large gate oxide film thickness, it is possible to prevent the hot carrier effect and deterioration of the withstand voltage of the gate oxide film, and the cell and the peripheral circuit 14 reduce the power supply voltage. This can prevent the hot carrier effect and the deterioration of the withstand voltage of the gate oxide film, and can greatly improve the reliability of the MOS FET in the entire circuit constituting the LSI chip 11. For example, as in the above-described embodiment, the MOS
When the gate oxide film 19 of the FET is 20 nm and a voltage of 5 V is applied, the electric field applied to the gate oxide film of the MOS FET is 2.5 MV / cm, and the gate oxide film of the MOS FET constituting the cell and the peripheral circuit 14 is formed. The electric field when the film 18 is 12 nm and a voltage of 3.3 V is applied is 2.75 MV / cm, and both are electric fields of 3 to 5 MV / cm or less, which are generally said to be able to guarantee reliability. Sufficiently high reliability is obtained. Further, in the configuration of the present invention, since 5 V can be used as an interface of the LSI, an effect that the conventional TTL compatible can be used without breaking down can be obtained. [Effects of the Invention] As described above, according to the present invention, a semiconductor device capable of reliably reducing the hot carrier effect and the deterioration of the withstand voltage of the gate oxide film even when miniaturized by high integration, and improving reliability can be obtained. Can be

【図面の簡単な説明】図１はこの発明の一実施例に係わる半導体装置の断面構成を示す図、図２は上
記図１の装置の回路構成を示すブロック図、図３は上記図１に示した半導体装置
の製造方法を説明するための図である。 11…ＬＳＩチップ、12…入出力回路部、13…電源電圧降下回路、14…セル及び
周辺回路、18…セル及び周辺回路を構成するＭＯＳＦＥＴのゲート酸化膜、19
…入出力回路部を構成するＭＯＳＦＥＴのゲート酸化膜。BRIEF DESCRIPTION OF THE DRAWINGS FIG. 1 is a diagram showing a cross-sectional configuration of a semiconductor device according to an embodiment of the present invention, FIG. 2 is a block diagram showing a circuit configuration of the device of FIG. 1, and FIG. FIG. 10 is a diagram for explaining the method for manufacturing the semiconductor device shown. 11: LSI chip, 12: input / output circuit section, 13: power supply voltage drop circuit, 14: cell and peripheral circuit, 18: gate oxide film of MOS FET constituting cell and peripheral circuit, 19
... A gate oxide film of a MOS FET constituting an input / output circuit portion.

Claims

Claims: In a MOS type semiconductor device provided with a power supply voltage dropping circuit, a first circuit portion which operates with a power supply voltage supplied from the outside, and a power supply voltage dropped by the power supply voltage dropping circuit are used. And a second circuit portion operating in the first circuit portion. The thickness of the gate insulating film of the first MOSFET constituting the first circuit portion is equal to the thickness of the gate insulating film of the second MOSFET constituting the second circuit portion. And the first MOS FE
The gate insulating film of T has a withstand voltage against the power supply voltage, and the second MOS
The gate insulating film of the FET has a lower dielectric strength than the first MOS FET,
In addition , the electric field applied to the gate insulating film of the second MOS FET is configured to have a dielectric breakdown strength with respect to the voltage dropped by the power supply voltage drop circuit .
2. A semiconductor device having a range of 2.75 MV / cm to 5 MV / cm .