JP2621778B2 - パケットスイッチ - Google Patents
パケットスイッチInfo
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- JP2621778B2 JP2621778B2 JP32161893A JP32161893A JP2621778B2 JP 2621778 B2 JP2621778 B2 JP 2621778B2 JP 32161893 A JP32161893 A JP 32161893A JP 32161893 A JP32161893 A JP 32161893A JP 2621778 B2 JP2621778 B2 JP 2621778B2
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- Use Of Switch Circuits For Exchanges And Methods Of Control Of Multiplex Exchanges (AREA)
Description
【０００１】
【産業上の利用分野】本発明はパケットスイッチに関
し、特にパケット交換装置におけるＡＴＭ技術を用いた
セルフルーティング型のパケットスイッチに関する。
し、特にパケット交換装置におけるＡＴＭ技術を用いた
セルフルーティング型のパケットスイッチに関する。
【０００２】
【従来の技術】従来、この種のセルフルーティング型の
パケットスイッチ（以下スイッチと略記）は、入力ポー
トに入力される各々のパケットが持っているチャネル識
別子とそれに対応するスイッチの出力ポートとの関係が
あらかじめ定義されたテーブルを持ち、パケット入力時
にスイッチ自らこのテーブルを参照することにより、パ
ケットを所望の宛先へ出力する。ところで一般的に、Ａ
ＴＭ方式に基づくパケット交換装置ではパケットがラン
ダムに到着するため一時的に宛先が同じであるパケット
が集中することがある。このようなスイッチの特定出力
ポート（交換装置出線）へのトラヒック集中によるパケ
ットの廃棄を防止するため、輻輳状態を検出した各出力
ポートから全入力ポートへ送信規制を指示する輻輳通知
を送出し、この通知を受けた各入力ポートは該当する出
力ポートへのパケット送信を停止していた。
パケットスイッチ（以下スイッチと略記）は、入力ポー
トに入力される各々のパケットが持っているチャネル識
別子とそれに対応するスイッチの出力ポートとの関係が
あらかじめ定義されたテーブルを持ち、パケット入力時
にスイッチ自らこのテーブルを参照することにより、パ
ケットを所望の宛先へ出力する。ところで一般的に、Ａ
ＴＭ方式に基づくパケット交換装置ではパケットがラン
ダムに到着するため一時的に宛先が同じであるパケット
が集中することがある。このようなスイッチの特定出力
ポート（交換装置出線）へのトラヒック集中によるパケ
ットの廃棄を防止するため、輻輳状態を検出した各出力
ポートから全入力ポートへ送信規制を指示する輻輳通知
を送出し、この通知を受けた各入力ポートは該当する出
力ポートへのパケット送信を停止していた。
【０００３】
【発明が解決しようとする課題】この従来のパケットス
イッチでは、各入力ポートは出力ポートごとに輻輳状態
になればパケット送信を完全に止め輻輳状態が解除され
ればパケット送信を一斉に再開するので再度輻輳状態に
なり易く、送信規制及び規制解除を頻繁に繰返すことに
より送信制御回路に負担をかけパケットの廃棄も起き得
るばかりでなく、入力ポート間で送信可能なパケット数
が不公平になり特定な入力ポートにおけるスループット
が低下することがある。
イッチでは、各入力ポートは出力ポートごとに輻輳状態
になればパケット送信を完全に止め輻輳状態が解除され
ればパケット送信を一斉に再開するので再度輻輳状態に
なり易く、送信規制及び規制解除を頻繁に繰返すことに
より送信制御回路に負担をかけパケットの廃棄も起き得
るばかりでなく、入力ポート間で送信可能なパケット数
が不公平になり特定な入力ポートにおけるスループット
が低下することがある。
【０００４】このような問題を解決するために、交換装
置内のスイッチ部及び多重バス部のデータ伝送・処理速
度を入出力インタフェース部のそれよりも上げ、スルー
プットの低下及びパケットの廃棄を防止する方法がある
が、この場合は、スイッチ及びバスの実現可能な速度で
スループット及びスイッチの規模が決まってしまう。
置内のスイッチ部及び多重バス部のデータ伝送・処理速
度を入出力インタフェース部のそれよりも上げ、スルー
プットの低下及びパケットの廃棄を防止する方法がある
が、この場合は、スイッチ及びバスの実現可能な速度で
スループット及びスイッチの規模が決まってしまう。
【０００５】したがって本発明の目的は、スイッチ及び
バスの速度を上げることなしに入力パケットの特定出力
ポートへのトラヒック集中によるパケット廃棄を回避
し、実用上問題がないようなスループットを実現するパ
ケットスイッチを提供することにある。
バスの速度を上げることなしに入力パケットの特定出力
ポートへのトラヒック集中によるパケット廃棄を回避
し、実用上問題がないようなスループットを実現するパ
ケットスイッチを提供することにある。
【０００６】
【課題を解決するための手段】本発明は複数の入力ポー
トにランダムに入力されるパケットを宛先別に振り分け
複数の出力ポートへそれぞれ出力するスイッチ手段を有
するパケットスイッチにおいて；前記スイッチ手段から
出力されたパケットを所定送信時間間隔を確保して外部
へ出力するために一時蓄積する出力バッファ手段と、前
記出力バッファ手段に所定数以上のパケットが滞留して
いることを検出すると前記複数の入力ポートのすべてに
送信規制信号を送出する輻輳検出手段とを前記複数の出
力ポートの各々に備え；外部から入力されたパケットを
その宛先情報に基づき振り分け前記出力ポート別に一時
蓄積する入力バッファ手段と、前記入力バッファ手段内
に蓄積されたパケットを前記出力ポート順に周期的に読
み出し前記スイッチ手段へ入力するとともに、前記複数
の出力ポートのいずれからか前記送信規制信号を受信す
るとこの送信規制信号の送信元の出力ポートに対応する
パケット読み出しの時間間隔を少なくとも前記出力ポー
トにおける前記所定送信時間間隔の前記複数の入力ポー
トの総数倍とする制御手段とを前記複数の入力ポートの
各々に備えている。
トにランダムに入力されるパケットを宛先別に振り分け
複数の出力ポートへそれぞれ出力するスイッチ手段を有
するパケットスイッチにおいて；前記スイッチ手段から
出力されたパケットを所定送信時間間隔を確保して外部
へ出力するために一時蓄積する出力バッファ手段と、前
記出力バッファ手段に所定数以上のパケットが滞留して
いることを検出すると前記複数の入力ポートのすべてに
送信規制信号を送出する輻輳検出手段とを前記複数の出
力ポートの各々に備え；外部から入力されたパケットを
その宛先情報に基づき振り分け前記出力ポート別に一時
蓄積する入力バッファ手段と、前記入力バッファ手段内
に蓄積されたパケットを前記出力ポート順に周期的に読
み出し前記スイッチ手段へ入力するとともに、前記複数
の出力ポートのいずれからか前記送信規制信号を受信す
るとこの送信規制信号の送信元の出力ポートに対応する
パケット読み出しの時間間隔を少なくとも前記出力ポー
トにおける前記所定送信時間間隔の前記複数の入力ポー
トの総数倍とする制御手段とを前記複数の入力ポートの
各々に備えている。
【０００７】
【実施例】本発明について、図面を参照しながら説明す
る。
る。
【０００８】図１は、本発明の一実施例のパケットスイ
ッチの全体構成を示す図である。各入力バッファ制御部
１−１，…，１−ｎは入力ポート対応に設けられ、受信
パケットをそのチャネル識別子により宛先別に設けられ
たバッファに振り分け一時的に蓄積し、送信規制信号Ｓ
Ｃ１〜ＳＣｎにそれぞれ従ってパケットをスイッチ部２
へ送出する。スイッチ部２は各入力ポートからの入力パ
ケットを宛先対応の出力ポートへ自立的に分配し出力ポ
ート対応に設けられた各輻輳検出部３−１，…，３−ｎ
へそれぞれ出力する。各輻輳検出部３−１〜３−ｎはそ
れぞれスイッチ部２から送信されるパケットを一時的に
蓄積し、所定送信時間間隔で外部へ送出するとともに、
内部のパケット蓄積バッファにパケットがある程度以上
蓄積された場合に送信規制信号ＳＣ１〜ＳＣｎを用いて
入力バッファ制御部１−１〜１−ｎに送信規制をかけ
る。これら送信規制信号ＳＣ１〜ＳＣｎはパケット信号
とは別線で各入力バッファ制御部１−１〜１−ｎに分配
しているが、パケット化しスイッチ部２を通すようにす
ることもできる。
ッチの全体構成を示す図である。各入力バッファ制御部
１−１，…，１−ｎは入力ポート対応に設けられ、受信
パケットをそのチャネル識別子により宛先別に設けられ
たバッファに振り分け一時的に蓄積し、送信規制信号Ｓ
Ｃ１〜ＳＣｎにそれぞれ従ってパケットをスイッチ部２
へ送出する。スイッチ部２は各入力ポートからの入力パ
ケットを宛先対応の出力ポートへ自立的に分配し出力ポ
ート対応に設けられた各輻輳検出部３−１，…，３−ｎ
へそれぞれ出力する。各輻輳検出部３−１〜３−ｎはそ
れぞれスイッチ部２から送信されるパケットを一時的に
蓄積し、所定送信時間間隔で外部へ送出するとともに、
内部のパケット蓄積バッファにパケットがある程度以上
蓄積された場合に送信規制信号ＳＣ１〜ＳＣｎを用いて
入力バッファ制御部１−１〜１−ｎに送信規制をかけ
る。これら送信規制信号ＳＣ１〜ＳＣｎはパケット信号
とは別線で各入力バッファ制御部１−１〜１−ｎに分配
しているが、パケット化しスイッチ部２を通すようにす
ることもできる。
【０００９】図２は図１の実施例の入力バッファ制御部
１−１〜１−ｎの１構成例を示すブロック図である。受
信パケットは、宛先振り分け部１１に入力される。宛先
振り分け部１１は、従来と同様な各々のパケットが持っ
ているチャネル識別子とそれに対応するスイッチの出力
ポートとの関係があらかじめ定義されたテーブル１２を
持ち、パケット入力時にこのテーブル１２を参照して出
力ポートの番号を与えるとともにポート別出力制御部１
３−１，…，１３−ｎへ分配することにより、スイッチ
部２でパケットを所望の宛先に出力させる機能を持つ。
各ポート別出力制御部１３−１〜１３−ｎは宛先別に設
けられ宛先振り分け部１１からの受信パケットをそれぞ
れ一時的に蓄積しスイッチ部２に対してパケットを送信
するか否かの制御をアービタ１４と共に行う。すなわ
ち、各ポート別出力制御部１３−１〜１３−ｎは、輻輳
検出部３−１〜３−ｎから受信される各々の送信規制信
号ＳＣ１〜ＳＣｎがアクティブとなっておらず自身にパ
ケットが蓄積されている場合に、アービタ１４に対して
パケットの送信リクエスト信号ＳＲ１〜ＳＲｎをそれぞ
れ出力する。アービタ１４は、送信リクエスト信号ＳＲ
１〜ＳＲｎがアクティブとなっているポート別出力制御
部１３−１〜１３−ｎに対して送信許可信号ＳＡ１〜Ｓ
Ａｎをそれぞれ送信する。アクティブとなっている信号
線が複数ある場合には、順番にこのリクエストに従い、
許可信号を送信する。すなわち、この許可信号は１つの
ポート別出力制御部に対してのみ送信される。このアー
ビタ１４は、従来より広く用いられているラウンドロビ
ン方式などで構成が可能である。各ポート別出力制御部
１３−１〜１３−ｎは送信許可信号ＳＡ１〜ＳＡｎを受
けると蓄積していたパケットを１つずつスイッチ送出部
１５を通してスイッチ部２へ送出する。
１−１〜１−ｎの１構成例を示すブロック図である。受
信パケットは、宛先振り分け部１１に入力される。宛先
振り分け部１１は、従来と同様な各々のパケットが持っ
ているチャネル識別子とそれに対応するスイッチの出力
ポートとの関係があらかじめ定義されたテーブル１２を
持ち、パケット入力時にこのテーブル１２を参照して出
力ポートの番号を与えるとともにポート別出力制御部１
３−１，…，１３−ｎへ分配することにより、スイッチ
部２でパケットを所望の宛先に出力させる機能を持つ。
各ポート別出力制御部１３−１〜１３−ｎは宛先別に設
けられ宛先振り分け部１１からの受信パケットをそれぞ
れ一時的に蓄積しスイッチ部２に対してパケットを送信
するか否かの制御をアービタ１４と共に行う。すなわ
ち、各ポート別出力制御部１３−１〜１３−ｎは、輻輳
検出部３−１〜３−ｎから受信される各々の送信規制信
号ＳＣ１〜ＳＣｎがアクティブとなっておらず自身にパ
ケットが蓄積されている場合に、アービタ１４に対して
パケットの送信リクエスト信号ＳＲ１〜ＳＲｎをそれぞ
れ出力する。アービタ１４は、送信リクエスト信号ＳＲ
１〜ＳＲｎがアクティブとなっているポート別出力制御
部１３−１〜１３−ｎに対して送信許可信号ＳＡ１〜Ｓ
Ａｎをそれぞれ送信する。アクティブとなっている信号
線が複数ある場合には、順番にこのリクエストに従い、
許可信号を送信する。すなわち、この許可信号は１つの
ポート別出力制御部に対してのみ送信される。このアー
ビタ１４は、従来より広く用いられているラウンドロビ
ン方式などで構成が可能である。各ポート別出力制御部
１３−１〜１３−ｎは送信許可信号ＳＡ１〜ＳＡｎを受
けると蓄積していたパケットを１つずつスイッチ送出部
１５を通してスイッチ部２へ送出する。
【００１０】図３は図２のポート別出力制御部１３−１
〜１３−ｎの出力制御論理構成を示したものである。カ
ウンタ５１は、“０”から“ｎ−１”（ｎは入力ポート
数）の間を繰返しカウントするカウンタであり、送信規
制信号ＳＣｍ（ｍ＝１〜ｎ、以下同様）がインアクティ
ブのときはリセットされ“０”固定となり、アクティブ
のときはパケットを送信可能なタイミングごとに“１”
ずつカウントアップする。送信リクエスト信号ＳＲｍ
は、このカウンタ５１が“０”であり、かつ受信パケッ
トを一次蓄積しておくＦＩＦＯ５２が空でない（ＦＩＦ
Ｏエンプティ信号がインアクティブ）ときに出力され
る。ＦＩＦＯリード制御回路５３は送信許可信号ＳＡｍ
を受信するとＦＩＦＯ５２からパケットを１つ読み出し
出力する。これにより、送信規制信号ＳＣｍが入力され
ているときには、送信リクエストが入力ポート数（ｎ）
分の送信タイミングに１回しか出力されず、輻輳検出部
３−１〜３−ｎの各々では全入力ポートからのパケット
が集中しても１回の送信タイミング当り１個のパケット
しか入力されないので、パケットが溢れる心配はなくな
る。
〜１３−ｎの出力制御論理構成を示したものである。カ
ウンタ５１は、“０”から“ｎ−１”（ｎは入力ポート
数）の間を繰返しカウントするカウンタであり、送信規
制信号ＳＣｍ（ｍ＝１〜ｎ、以下同様）がインアクティ
ブのときはリセットされ“０”固定となり、アクティブ
のときはパケットを送信可能なタイミングごとに“１”
ずつカウントアップする。送信リクエスト信号ＳＲｍ
は、このカウンタ５１が“０”であり、かつ受信パケッ
トを一次蓄積しておくＦＩＦＯ５２が空でない（ＦＩＦ
Ｏエンプティ信号がインアクティブ）ときに出力され
る。ＦＩＦＯリード制御回路５３は送信許可信号ＳＡｍ
を受信するとＦＩＦＯ５２からパケットを１つ読み出し
出力する。これにより、送信規制信号ＳＣｍが入力され
ているときには、送信リクエストが入力ポート数（ｎ）
分の送信タイミングに１回しか出力されず、輻輳検出部
３−１〜３−ｎの各々では全入力ポートからのパケット
が集中しても１回の送信タイミング当り１個のパケット
しか入力されないので、パケットが溢れる心配はなくな
る。
【００１１】以上説明したように、各輻輳検出部３−１
〜３−ｎは、あらかじめ設定されているパケットの滞留
量を超えた場合に入力ポート別に設けられた入力バッフ
ァ制御部１−１〜１−ｎへ送信規制信号を送信し、規制
を促す。このとき、先に述べたメカニズムにより、入力
バッファ制御部１−１〜１−ｎの各々から出力される単
位時間当たりのパケットの総和は輻輳検出部３−１〜３
−ｎの各々が出力できる単位時間当たりのパケット数と
同じかそれよりも少なくなり、このスイッチ内部でパケ
ットの輻輳が起きる心配はなくなる。
〜３−ｎは、あらかじめ設定されているパケットの滞留
量を超えた場合に入力ポート別に設けられた入力バッフ
ァ制御部１−１〜１−ｎへ送信規制信号を送信し、規制
を促す。このとき、先に述べたメカニズムにより、入力
バッファ制御部１−１〜１−ｎの各々から出力される単
位時間当たりのパケットの総和は輻輳検出部３−１〜３
−ｎの各々が出力できる単位時間当たりのパケット数と
同じかそれよりも少なくなり、このスイッチ内部でパケ
ットの輻輳が起きる心配はなくなる。
【００１２】
【発明の効果】以上説明したように本発明のパケットス
イッチは、出力ポートごとの輻輳検出手段が、スイッチ
手段から出力されたパケットを一時蓄積し所定送信時間
間隔を確保しながら外部へ出力する出力バッファ手段に
所定数以上のパケットが滞留したことを検出すると、送
信規制信号を入力ポート側へ送出し、入力ポート側で
は、入力ポートごとの入力バッファ手段に外部からの受
信パケットをその宛先情報に基づき出力ポート別に一時
蓄積しておき、出力ポート側からの送信規制信号がない
場合は入力バッファ手段内に蓄積されたパケットを出力
ポート順に周期的に読み出しスイッチ手段へ入力し、送
信規制信号がある場合はこの送信規制信号の送信元の出
力ポートに対応する入力バッファ手段からのパケット読
み出しの時間間隔を少なくとも出力ポートにおける所定
送信時間間隔の入力ポート総数倍とすることにより、複
数の入出力ポート間で独立に競合制御を行うので、各入
力ポートから特定出力ポートへのパケット集中が起きる
場合でもその出力ポートへ入力される単位時間当たりの
パケット数は出力可能なパケット数を最大限可能としな
がらも上回ることはなく、ハードウェアの速度向上や大
型化を図らずにパケット廃棄を防止し、実用上問題がな
いようなスループットを得ることができる。
イッチは、出力ポートごとの輻輳検出手段が、スイッチ
手段から出力されたパケットを一時蓄積し所定送信時間
間隔を確保しながら外部へ出力する出力バッファ手段に
所定数以上のパケットが滞留したことを検出すると、送
信規制信号を入力ポート側へ送出し、入力ポート側で
は、入力ポートごとの入力バッファ手段に外部からの受
信パケットをその宛先情報に基づき出力ポート別に一時
蓄積しておき、出力ポート側からの送信規制信号がない
場合は入力バッファ手段内に蓄積されたパケットを出力
ポート順に周期的に読み出しスイッチ手段へ入力し、送
信規制信号がある場合はこの送信規制信号の送信元の出
力ポートに対応する入力バッファ手段からのパケット読
み出しの時間間隔を少なくとも出力ポートにおける所定
送信時間間隔の入力ポート総数倍とすることにより、複
数の入出力ポート間で独立に競合制御を行うので、各入
力ポートから特定出力ポートへのパケット集中が起きる
場合でもその出力ポートへ入力される単位時間当たりの
パケット数は出力可能なパケット数を最大限可能としな
がらも上回ることはなく、ハードウェアの速度向上や大
型化を図らずにパケット廃棄を防止し、実用上問題がな
いようなスループットを得ることができる。
【図１】本発明の一実施例のパケットスイッチの全体構
成を示す図である。
成を示す図である。
【図２】図１の実施例の入力バッファ制御部の構成例を
示すブロック図である。
示すブロック図である。
【図３】図２のポート別出力制御部の出力制御論理構成
を示した図である。
を示した図である。
１−１，…，１−ｎ 入力バッファ制御部 ２ スイッチ部 ３−１，…，３−ｎ 輻輳検出部 １１ 宛先振り分け部 １３−１，…，１３−ｎ ポート別出力制御部 １４ アービタ １５ スイッチ送出部 ５１ カウンタ ５２ ＦＩＦＯ ５３ ＦＩＦＯリード制御回路
Claims (1)
- 【請求項１】 複数の入力ポートにランダムに入力され
るパケットを宛先別に振り分け複数の出力ポートへそれ
ぞれ出力するスイッチ手段を有するパケットスイッチに
おいて、 前記スイッチ手段から出力されたパケットを所定送信時
間間隔を確保して外部へ出力するために一時蓄積する出
力バッファ手段と、前記出力バッファ手段に所定数以上
のパケットが滞留していることを検出すると前記複数の
入力ポートのすべてに送信規制信号を送出する輻輳検出
手段とを前記複数の出力ポートの各々に備え、 外部から入力されたパケットをその宛先情報に基づき振
り分け前記出力ポート別に一時蓄積する入力バッファ手
段と、前記入力バッファ手段内に蓄積されたパケットを
前記出力ポート順に周期的に読み出し前記スイッチ手段
へ入力するとともに、前記複数の出力ポートのいずれか
らか前記送信規制信号を受信するとこの送信規制信号の
送信元の出力ポートに対応するパケット読み出しの時間
間隔を少なくとも前記出力ポートにおける前記所定送信
時間間隔の前記複数の入力ポートの総数倍とする制御手
段とを前記複数の入力ポートの各々に備えることを特徴
とするパケットスイッチ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP32161893A JP2621778B2 (ja) | 1993-12-21 | 1993-12-21 | パケットスイッチ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP32161893A JP2621778B2 (ja) | 1993-12-21 | 1993-12-21 | パケットスイッチ |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH07177179A JPH07177179A (ja) | 1995-07-14 |
| JP2621778B2 true JP2621778B2 (ja) | 1997-06-18 |
Family
ID=18134538
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP32161893A Expired - Fee Related JP2621778B2 (ja) | 1993-12-21 | 1993-12-21 | パケットスイッチ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2621778B2 (ja) |
Families Citing this family (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH1032585A (ja) * | 1996-07-18 | 1998-02-03 | Nec Corp | Ａｔｍスイッチ制御方式 |
| US5946318A (en) * | 1997-03-21 | 1999-08-31 | International Business Machines Corporation | Method and apparatus for processing and packetizing data from a data stream |
| US6021440A (en) * | 1997-05-08 | 2000-02-01 | International Business Machines Corporation | Method and apparatus for coalescing and packetizing data |
| JP2002111716A (ja) | 2000-10-04 | 2002-04-12 | Nec Corp | パケットスイッチ及びそれに用いるマルチキャスト制御方式 |
| WO2011039808A1 (ja) * | 2009-09-30 | 2011-04-07 | 富士通株式会社 | データ転送装置、及びデータ転送方法 |
Family Cites Families (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH02237249A (ja) * | 1989-03-09 | 1990-09-19 | Mitsubishi Electric Corp | パケット交換網輻輳制御方式 |
| JPH03175843A (ja) * | 1989-12-05 | 1991-07-30 | Fujitsu Ltd | ノード内輻輳通知方式 |
| JP2785147B2 (ja) * | 1990-03-19 | 1998-08-13 | 富士通株式会社 | 経路毎規制方式 |
| JPH05183578A (ja) * | 1992-01-08 | 1993-07-23 | Fujitsu Ltd | パケット規制方式 |
| JPH05227210A (ja) * | 1992-02-12 | 1993-09-03 | Fujitsu Ltd | バッファ制御回路 |
-
1993
- 1993-12-21 JP JP32161893A patent/JP2621778B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH07177179A (ja) | 1995-07-14 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 19970128 |
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