JP2608421B2 - ビット線プル・アップ回路 - Google Patents
ビット線プル・アップ回路Info
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- JP2608421B2 JP2608421B2 JP62232396A JP23239687A JP2608421B2 JP 2608421 B2 JP2608421 B2 JP 2608421B2 JP 62232396 A JP62232396 A JP 62232396A JP 23239687 A JP23239687 A JP 23239687A JP 2608421 B2 JP2608421 B2 JP 2608421B2
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Description
【発明の詳細な説明】 〔概要〕 高速のスタティック・ランダム・アクセス・メモリに
用いて好適なビット線プル・アップ回路に関し、 定電流源として作用する電界効果トランジスタに大き
な電流を流して高速化することを可能とし、しかも、ビ
ット線振幅は安定に大きく採り得るようにすることを目
的とし、 直列に接続された第１のエンハンスメント型電界効果
トランジスタ並びに第１のダイオードからなる定電流源
と、第１のエンハンスメント型電界効果トランジスタに
並列接続されて書き込み時或いは読み出し時に電流を調
整する第２のエンハンスメント型電界効果トランジスタ
と、電源と第１のエンハンスメント型電界効果トランジ
スタ及び第１のダイオードの接続点との間に直列接続し
て介挿した第３の電界効果トランジスタ及び第２のダイ
オードを備え、第３の電界効果トランジスタのゲートと
第３の電界効果トランジスタ及び第２のダイオードの接
続点を共に第１のエンハンスメント型電界効果トランジ
スタのゲートに接続して一定の電位を供給する。
用いて好適なビット線プル・アップ回路に関し、 定電流源として作用する電界効果トランジスタに大き
な電流を流して高速化することを可能とし、しかも、ビ
ット線振幅は安定に大きく採り得るようにすることを目
的とし、 直列に接続された第１のエンハンスメント型電界効果
トランジスタ並びに第１のダイオードからなる定電流源
と、第１のエンハンスメント型電界効果トランジスタに
並列接続されて書き込み時或いは読み出し時に電流を調
整する第２のエンハンスメント型電界効果トランジスタ
と、電源と第１のエンハンスメント型電界効果トランジ
スタ及び第１のダイオードの接続点との間に直列接続し
て介挿した第３の電界効果トランジスタ及び第２のダイ
オードを備え、第３の電界効果トランジスタのゲートと
第３の電界効果トランジスタ及び第２のダイオードの接
続点を共に第１のエンハンスメント型電界効果トランジ
スタのゲートに接続して一定の電位を供給する。
本発明は、高速のスタティック・ランダム・アクセス
・メモリ（static random access memory:SRAM）に用い
て好適なビット線プル・アップ回路に関する。
・メモリ（static random access memory:SRAM）に用い
て好適なビット線プル・アップ回路に関する。
近年、GaAs系化合物半導体を用い、且つ、LSI（large
scale integrated circuit）化された高速のSRAMが実
現されている（要すれば、「日経マイクロデバイス」、
1986年７月号、第65頁乃至第73頁を参照）。
scale integrated circuit）化された高速のSRAMが実
現されている（要すれば、「日経マイクロデバイス」、
1986年７月号、第65頁乃至第73頁を参照）。
そのSRAMに於いては、高速化する為、ビット線プル・
アップ回路としてダイオード・クランプ可変インピーダ
ンス方式を採用している。
アップ回路としてダイオード・クランプ可変インピーダ
ンス方式を採用している。
第３図は該SRAMに於けるビット線プル・アップ回路を
解説する為の要部回路説明図である。
解説する為の要部回路説明図である。
図に於いて、MCはメモリ・セル、QD1及びQD2はデプレ
ション型電界効果トランジスタ、QE1及びQE2はエンハン
スメント型電界効果トランジスタ、D1及びD2はダイオー
ド、BL及び▲▼はビット線、WLはワード線、VDDは
正側電源レベル、VSSは接地側電源レベル、▲▼は
負論理のライト・エネーブル信号をそれぞれ示してい
る。
ション型電界効果トランジスタ、QE1及びQE2はエンハン
スメント型電界効果トランジスタ、D1及びD2はダイオー
ド、BL及び▲▼はビット線、WLはワード線、VDDは
正側電源レベル、VSSは接地側電源レベル、▲▼は
負論理のライト・エネーブル信号をそれぞれ示してい
る。
一般に、ビット線BL及び▲▼に於ける遅延を低減
させるには、ビット線振幅を小さく抑えることに依り、
大きな寄生容量をもつビット線BL及び▲▼の充放電
を素早く行うことが有効であり、図示の回路はそれを可
能している。
させるには、ビット線振幅を小さく抑えることに依り、
大きな寄生容量をもつビット線BL及び▲▼の充放電
を素早く行うことが有効であり、図示の回路はそれを可
能している。
第３図に見られるSRAMよりも以前に試作されたものに
於いては、Si系半導体を用いたｎ型MIS（metal insulat
or semiconducter）電界効果トランジスタに依るビット
線プル・アップ回路と類似のそれを採用している。
於いては、Si系半導体を用いたｎ型MIS（metal insulat
or semiconducter）電界効果トランジスタに依るビット
線プル・アップ回路と類似のそれを採用している。
第４図及び第５図はそのようなビット線プル・アップ
回路を例示する要部回路説明図であり、第３図に於いて
用いた記号と同記号は同部分を示すか或いは同じ意味を
持つものとする。
回路を例示する要部回路説明図であり、第３図に於いて
用いた記号と同記号は同部分を示すか或いは同じ意味を
持つものとする。
第４図はデプレション型電界効果トランジスタを負荷
とするもの、第５図はエンハンスメント型電界効果トラ
ンジスタを負荷とするものを表している。
とするもの、第５図はエンハンスメント型電界効果トラ
ンジスタを負荷とするものを表している。
例えば第４図に見られるデプレション型電界効果トラ
ンジスタを負荷とするものでは、ビット線振幅が大き
く、スイッチング速度が低い旨の欠点があり、これを解
消する為には、プル・アップ用の前記デレッション型電
界効果トランジスタのドレイン側電圧VPPを下げて非飽
和状態で動作させなければならず、別電源が必要となる
うえに動作許容範囲も狭くなる。また、エンハンスメン
ト型電界効果トランジスタを負荷とするものでは、その
ゲートに印加する電圧VGGを適切に選択することでビッ
ト線振幅を小さくすることが可能であるが、ビット線が
高レベル（“H"レベル）になった際にインピーダンスが
高くなる為、ビット線信号の立ち上がり時間が遅くな
る。
ンジスタを負荷とするものでは、ビット線振幅が大き
く、スイッチング速度が低い旨の欠点があり、これを解
消する為には、プル・アップ用の前記デレッション型電
界効果トランジスタのドレイン側電圧VPPを下げて非飽
和状態で動作させなければならず、別電源が必要となる
うえに動作許容範囲も狭くなる。また、エンハンスメン
ト型電界効果トランジスタを負荷とするものでは、その
ゲートに印加する電圧VGGを適切に選択することでビッ
ト線振幅を小さくすることが可能であるが、ビット線が
高レベル（“H"レベル）になった際にインピーダンスが
高くなる為、ビット線信号の立ち上がり時間が遅くな
る。
このようなことから、第３図に見られるビット線プル
・アップ回路では、デプレション型電界効果トランジス
タQD1（或いはQD2）とエンハンスメント型電界効果トラ
ンジスタQE1（或いはQE2）を並列にして用いると共にダ
イオードD1（或いはD2）を用いているものである。
・アップ回路では、デプレション型電界効果トランジス
タQD1（或いはQD2）とエンハンスメント型電界効果トラ
ンジスタQE1（或いはQE2）を並列にして用いると共にダ
イオードD1（或いはD2）を用いているものである。
このような回路構成にしたことに依り、 （１） 読み出し動作時に負荷であるエンハンスメント
型電界効果トランジスタQE1（或いはQE2）が低レベル
（“L"レベル）をプル・アップし、ダイオードD1（或い
はD2）が“H"レベルをクランプすることに依って振幅を
例えば200〔mV〕に抑えている。
型電界効果トランジスタQE1（或いはQE2）が低レベル
（“L"レベル）をプル・アップし、ダイオードD1（或い
はD2）が“H"レベルをクランプすることに依って振幅を
例えば200〔mV〕に抑えている。
（２） ビット線▲▼（或いはBL）が“H"レベルで
あって、エンハンスメント型電界効果トランジスタQE1
（或いはQE2）のインピーダンスが高いときも、デプレ
ション型電界効果トランジスタQD1（或いはQD2）が電流
源として働くので、読み出し信号の立ち上がり時間を短
くすることができる。
あって、エンハンスメント型電界効果トランジスタQE1
（或いはQE2）のインピーダンスが高いときも、デプレ
ション型電界効果トランジスタQD1（或いはQD2）が電流
源として働くので、読み出し信号の立ち上がり時間を短
くすることができる。
（３） 書き込み動作時に“L"レベル・プル・アップ用
であるエンハンスメント型電界効果トランジスタQE1
（或いはQE2）がカット・オフとなるので、ビット線振
幅は大になり、低消費電力の小さな書き込みバッファに
依って高速で書き込みを実施することができる。
であるエンハンスメント型電界効果トランジスタQE1
（或いはQE2）がカット・オフとなるので、ビット線振
幅は大になり、低消費電力の小さな書き込みバッファに
依って高速で書き込みを実施することができる。
前記したように、ビット線プル・アップ回路では、ビ
ット線振幅を通常の論理動作よりも小さく抑えて高速化
を図っているが、電源変動或いは製造上の問題である闘
値電圧の不均一などがビット線振幅に影響を与えた場
合、本来的に振幅そのものが小さいものである為、メモ
リ動作に支障を来すことになる。
ット線振幅を通常の論理動作よりも小さく抑えて高速化
を図っているが、電源変動或いは製造上の問題である闘
値電圧の不均一などがビット線振幅に影響を与えた場
合、本来的に振幅そのものが小さいものである為、メモ
リ動作に支障を来すことになる。
そこで、第３図について説明したビット線プル・アッ
プ回路のようなビット線振幅の安定化が行われているの
であるが、ここでは定電流源としてデプレション型電界
効果トランジスタQD1（或いはQD2）を用いているので、
製造上の不均一を考慮し、その電流を小さめに設定して
いる。
プ回路のようなビット線振幅の安定化が行われているの
であるが、ここでは定電流源としてデプレション型電界
効果トランジスタQD1（或いはQD2）を用いているので、
製造上の不均一を考慮し、その電流を小さめに設定して
いる。
第６図は第３図に見られるSRAMの電圧・電流特性を説
明する為の線図であり、横軸に電圧Ｖを、縦軸に電流Ｉ
をそれぞれ採ってある。尚、第３図乃至第５図に於いて
用いた記号と同記号は同部分を示すか或いは同じ意味を
持つものとする。
明する為の線図であり、横軸に電圧Ｖを、縦軸に電流Ｉ
をそれぞれ採ってある。尚、第３図乃至第５図に於いて
用いた記号と同記号は同部分を示すか或いは同じ意味を
持つものとする。
図に於いて、CLQEMはメモリ・セルMCに於けるトラン
スファ・ゲートであるエンハンスメント型電界効果トラ
ンジスタ（図示せず）に於ける電圧・電流の特性線、CL
QE1はエンハンスメント型電界効果トランジスタQE1に於
ける電圧・電流の特性線、CLQD1はデプレション型電界
効果トランジスタQD1に於ける電圧・電流の特性線、CL
D1はダイオードD1に於ける電圧・電流の特性線、CLはエ
ンハンスメント型電界効果トランジスタQE1とデプレシ
ョン型電界効果トランジスタQD1とダイオードD1を綜合
した電圧・電流の特性線、MGはトランフファ・ゲートで
あるエンハンスメント型電界効果トランジスタの電圧・
電流特性とデプレション型電界効果トランジスタQD1の
電圧・電流特性との間の動作マージン、VWは書き込み時
に於けるビット線振幅、VRは読み出し時に於けるビット
線振幅をそれぞれ示している。
スファ・ゲートであるエンハンスメント型電界効果トラ
ンジスタ（図示せず）に於ける電圧・電流の特性線、CL
QE1はエンハンスメント型電界効果トランジスタQE1に於
ける電圧・電流の特性線、CLQD1はデプレション型電界
効果トランジスタQD1に於ける電圧・電流の特性線、CL
D1はダイオードD1に於ける電圧・電流の特性線、CLはエ
ンハンスメント型電界効果トランジスタQE1とデプレシ
ョン型電界効果トランジスタQD1とダイオードD1を綜合
した電圧・電流の特性線、MGはトランフファ・ゲートで
あるエンハンスメント型電界効果トランジスタの電圧・
電流特性とデプレション型電界効果トランジスタQD1の
電圧・電流特性との間の動作マージン、VWは書き込み時
に於けるビット線振幅、VRは読み出し時に於けるビット
線振幅をそれぞれ示している。
図から明らかなように、デプレション型電界効果トラ
ンジスタQD1を流れる電流を小さく設定し、動作マージ
ンMGを大きく採らないとビット線振幅が小さくなってし
まう。然しながら、そのように電流を小さく設定するこ
とは、SRAMを高速化する面からは不利である。
ンジスタQD1を流れる電流を小さく設定し、動作マージ
ンMGを大きく採らないとビット線振幅が小さくなってし
まう。然しながら、そのように電流を小さく設定するこ
とは、SRAMを高速化する面からは不利である。
本発明は、定電流源として作用する電界効果トランジ
スタに大きな電流を流して高速化することを可能とし、
しかも、ビット線振幅は安定に大きく採り得るようにす
る。
スタに大きな電流を流して高速化することを可能とし、
しかも、ビット線振幅は安定に大きく採り得るようにす
る。
本発明に依るビット線プル・アップ回路に於いては、
直列に接続された第１のエンハンスメント型電界効果ト
ランジスタ（例えばエンハンスメント型電界効果トラン
ジスタQE3或いはQE4）並びに第１のダイオード（例えば
ダイオードD3或いはD4）からなる定電流源と、第１のエ
ンハンスメント型電界効果トランジスタに並列接続され
て書き込み時或いは読み出し時に電流を調整する第２の
エンハンスメント型電界効果トランジスタ（例えばエン
ハンスメント立電界効果トランジスタQE1或いはQE2
と）、電源（例えば正側電源レベルVDDを供給する電
源）と第１のエンハンスメント型電界効果トランジスタ
及び第１のダイオードの接続点との間に直列接続して介
挿した第３の電界効果トランジスタ（例えばデプレショ
ン型電界効果トランジスタQD3或いはQD4）及び第２のダ
イオード（例えばダイオードD3或いはD4）を備え、第３
の電界効果トランジスタのゲートと第３の電界効果トラ
ンジスタ及び第２のダイオードの接続点を共に第１のエ
ンハンスメント型電界効果トランジスタのゲートに接続
して一定の電位を供給することを特徴とする。
直列に接続された第１のエンハンスメント型電界効果ト
ランジスタ（例えばエンハンスメント型電界効果トラン
ジスタQE3或いはQE4）並びに第１のダイオード（例えば
ダイオードD3或いはD4）からなる定電流源と、第１のエ
ンハンスメント型電界効果トランジスタに並列接続され
て書き込み時或いは読み出し時に電流を調整する第２の
エンハンスメント型電界効果トランジスタ（例えばエン
ハンスメント立電界効果トランジスタQE1或いはQE2
と）、電源（例えば正側電源レベルVDDを供給する電
源）と第１のエンハンスメント型電界効果トランジスタ
及び第１のダイオードの接続点との間に直列接続して介
挿した第３の電界効果トランジスタ（例えばデプレショ
ン型電界効果トランジスタQD3或いはQD4）及び第２のダ
イオード（例えばダイオードD3或いはD4）を備え、第３
の電界効果トランジスタのゲートと第３の電界効果トラ
ンジスタ及び第２のダイオードの接続点を共に第１のエ
ンハンスメント型電界効果トランジスタのゲートに接続
して一定の電位を供給することを特徴とする。
前記手段を採ることに依り、定電流源を構成するエン
ハンスメント型電界効果トランジスタに大きな電流を流
すように動作点を設定してSRAMの高速化を図っても、ビ
ット線振幅を安定に大きく採ることが可能である。
ハンスメント型電界効果トランジスタに大きな電流を流
すように動作点を設定してSRAMの高速化を図っても、ビ
ット線振幅を安定に大きく採ることが可能である。
第１図は本発明一実施例を解説する為の要部回路説明
図を表し、第３図に於いて用いた記号と同記号は同部分
を示すか或いは同じ意味を持つものとする。
図を表し、第３図に於いて用いた記号と同記号は同部分
を示すか或いは同じ意味を持つものとする。
図において、QE3及びQE4はエンハンスメント型電界効
果トランジスタ、QD3及びQD4はデプレション型電界効果
トランジスタ、D3及びD4はダイオードをそれぞれ示して
いる。
果トランジスタ、QD3及びQD4はデプレション型電界効果
トランジスタ、D3及びD4はダイオードをそれぞれ示して
いる。
図示例では、エンハンスメント型電界効果トランジス
タQE3（或いはQE4）及びダイオードD1（或いはD2）が定
電流源を構成し、デプレション型電界効果トランジスタ
QD3（或いはQD4）及びダイオードD3（或いはD4）がエン
ハンスメント型電界効果トランジスタQE3（或いはQE4）
のゲートに一定の電圧を供給すると共にダイオードD1
（或いはD2）に電流を供給している。
タQE3（或いはQE4）及びダイオードD1（或いはD2）が定
電流源を構成し、デプレション型電界効果トランジスタ
QD3（或いはQD4）及びダイオードD3（或いはD4）がエン
ハンスメント型電界効果トランジスタQE3（或いはQE4）
のゲートに一定の電圧を供給すると共にダイオードD1
（或いはD2）に電流を供給している。
図から判るように、本実施例では、第３図に見られる
従来例が定電流源としてデプレション型電界効果トラン
ジスタQD1（或いはQD2）を用いているところ、エンハン
スメント型電界効果トランジスタQE3（或いはQE4）に代
替し、従って、それを駆動する為のデプレション型電界
効果トランジスタQD3（或いはQD4）及びダイオードD3
（或いはD4）を付加した点が相違している。尚、デプレ
ション型電界効果トランジスタQD3（或いはQD4）を使用
することができるのは、ダイオードD1（或いはD2）のク
ランプ電圧が電流に敏感でないことに依るものであっ
て、勿論、エンハンスメント型電界効果トランジスタに
することも可能である。
従来例が定電流源としてデプレション型電界効果トラン
ジスタQD1（或いはQD2）を用いているところ、エンハン
スメント型電界効果トランジスタQE3（或いはQE4）に代
替し、従って、それを駆動する為のデプレション型電界
効果トランジスタQD3（或いはQD4）及びダイオードD3
（或いはD4）を付加した点が相違している。尚、デプレ
ション型電界効果トランジスタQD3（或いはQD4）を使用
することができるのは、ダイオードD1（或いはD2）のク
ランプ電圧が電流に敏感でないことに依るものであっ
て、勿論、エンハンスメント型電界効果トランジスタに
することも可能である。
第２図は第１図について説明した実施例に於ける電圧
・電流特性を説明する為の線図であり、横軸に電圧Ｖ
を、縦軸に電流Ｉをそれぞれ採ってある。尚、第１図及
び第６図に於いて用いた記号と同記号は同部分を示すか
或いは同じ意味を持つものとする。
・電流特性を説明する為の線図であり、横軸に電圧Ｖ
を、縦軸に電流Ｉをそれぞれ採ってある。尚、第１図及
び第６図に於いて用いた記号と同記号は同部分を示すか
或いは同じ意味を持つものとする。
図に於いて、CLQE3はエンハンスメント型電界効果ト
ランジスタQE3に於ける電圧・電流の特性線を示してい
る。
ランジスタQE3に於ける電圧・電流の特性線を示してい
る。
図から明らかなように、エンハンスメント型電界効果
トランジスタQE3を流れる電流を大きく設定しても、ビ
ット線振幅を充分に大きく採ることができる。
トランジスタQE3を流れる電流を大きく設定しても、ビ
ット線振幅を充分に大きく採ることができる。
本発明に依るビット線プル・アップ回路に於いては、
定電流源をエンハンスメント型電界効果トランジスタ及
びダイオードで構成し、そして、同じくエンハンスメン
ト型電界効果トランジスタに依って書き込み及び読み出
しを行う際の電流を調整するようにしている。
定電流源をエンハンスメント型電界効果トランジスタ及
びダイオードで構成し、そして、同じくエンハンスメン
ト型電界効果トランジスタに依って書き込み及び読み出
しを行う際の電流を調整するようにしている。
前記構成を採ることに依り、定電流源を構成するエン
ハンスメント型電界効果トランジスタに大きな電流を流
すように動作点を設定してSRAMの高速化を図っても、ビ
ット線振幅を安定に大きく採ることが可能である。
ハンスメント型電界効果トランジスタに大きな電流を流
すように動作点を設定してSRAMの高速化を図っても、ビ
ット線振幅を安定に大きく採ることが可能である。
第１図は本発明一実施例の要部回路説明図、第２図は第
１図に見られる実施例の電圧・電流特性を説明する為の
線図、第３図乃至第５図は従来例の要部回路説明図、第
６図は第３図に見られる従来例の電圧・電流特性を説明
する為の線図をそれぞれ表している。 図に於いて、MCはメモリ・セル、QD1乃至QD4はデプレシ
ョン型電界効果トランジスタ、QE1乃至QE4はエンハンス
メント型電界効果トランジスタ、D1乃至D4はダイオー
ド、BL及び▲▼はビット線、WLはワード線、VDDは
正側電源レベル、VSSは接地側電源レベル、▲▼は
負論理のライト・エネーブル信号をそれぞれ示してい
る。
１図に見られる実施例の電圧・電流特性を説明する為の
線図、第３図乃至第５図は従来例の要部回路説明図、第
６図は第３図に見られる従来例の電圧・電流特性を説明
する為の線図をそれぞれ表している。 図に於いて、MCはメモリ・セル、QD1乃至QD4はデプレシ
ョン型電界効果トランジスタ、QE1乃至QE4はエンハンス
メント型電界効果トランジスタ、D1乃至D4はダイオー
ド、BL及び▲▼はビット線、WLはワード線、VDDは
正側電源レベル、VSSは接地側電源レベル、▲▼は
負論理のライト・エネーブル信号をそれぞれ示してい
る。
Claims (1)
- 【請求項１】直列に接続された第１のエンハンスメント
型電界効果トランジスタ並びに第１のダイオードからな
る定電流源と、 第１のエンハンスメント型電界効果トランジスタに並列
接続されて書き込み時或いは読み出し時に電流を調整す
る第２のエンハンスメント型電界効果トランジスタと、 電源と第１のエンハンスメント型電界効果トランジスタ
及び第１のダイオードの接続点との間に直列接続して介
挿した第３の電界効果トランジスタ及び第２のダイオー
ドを備え、 第３の電界効果トランジスタのゲートと第３の電界効果
トランジスタ及び第２のダイオードの接続点を共に第１
のエンハンスメント型電界効果トランジスタのゲートに
接続して一定の電位を供給すること を特徴とするビット線プル・アップ回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62232396A JP2608421B2 (ja) | 1987-09-18 | 1987-09-18 | ビット線プル・アップ回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62232396A JP2608421B2 (ja) | 1987-09-18 | 1987-09-18 | ビット線プル・アップ回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS6476491A JPS6476491A (en) | 1989-03-22 |
| JP2608421B2 true JP2608421B2 (ja) | 1997-05-07 |
Family
ID=16938583
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP62232396A Expired - Fee Related JP2608421B2 (ja) | 1987-09-18 | 1987-09-18 | ビット線プル・アップ回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2608421B2 (ja) |
-
1987
- 1987-09-18 JP JP62232396A patent/JP2608421B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPS6476491A (en) | 1989-03-22 |
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