JP2591286B2 - DA converter - Google Patents
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Description
【発明の詳細な説明】 ［産業上の利用分野］ この発明は、オーバーサンプリング技術及びノイズシ
ェーピング（デルタシグマ変調）技術を利用したDA変換
装置に関し、特にパルス波形を整形する波形整形部の改
良に関するものである。Description: BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a DA converter using an oversampling technique and a noise shaping (delta sigma modulation) technique, and more particularly, to an improvement in a waveform shaping section for shaping a pulse waveform. Things.
［発明の概要］ この発明は、ノイズシェーパの出力としてのディジタ
ル信号を構成するパルスを波形整形する波形整形部をそ
なえた波形整形回路において、波形整形部の電源系を該
波形整形部より前段の回路の電源系から分離して構成し
たことによりS/N比の良好なDA変換を可能としたもので
ある。[Summary of the Invention] The present invention relates to a waveform shaping circuit having a waveform shaping section for shaping a waveform of a pulse constituting a digital signal as an output of a noise shaper. By separating the circuit from the power supply system of the circuit, it is possible to perform DA conversion with a good S / N ratio.
［従来の技術］ 従来、オーバーサンプリング技術及びノイズシェーピ
ング技術を利用したDA変換装置としては、第３図に例示
したものが提案されている。[Prior Art] Conventionally, as a DA converter using an oversampling technique and a noise shaping technique, the one shown in FIG. 3 has been proposed.
第３図において、10はマルチビットのディジタル入力
DIをオーバーサンプリングするディジタルフィルタ、12
はディジタルフィルタ10からのマルチビットのディジタ
ル信号Ａをデルタシグマ変調（微積分処理）することに
よりビット数の低下したディジタル信号Ｂを送出するノ
イズシェーパ（デルタシグマ変調器）、14はノイズシェ
ーパ12からのディジタル信号Ｂを構成するパルスを整形
用クロック信号に応じて波形整形する波形整形部を有す
る波形整形出力回路、16は周波数fsを有するシステムク
ロック信号φsを発生するクロック発生器、18は回路14
からのパルス出力Ｃをろ波して入力DIに対応したアナロ
グ出力AOに変換するローパスフィルタ（LPF）である。In FIG. 3, 10 is a multi-bit digital input.
Digital filter for oversampling DI, 12
Is a noise shaper (delta sigma modulator) for transmitting a digital signal B having a reduced number of bits by subjecting the multi-bit digital signal A from the digital filter 10 to delta-sigma modulation (fine integration processing), and 14 is a noise shaper 12 waveform shaping the output circuit having a waveform shaping unit for shaping the waveform in accordance with pulses constituting the digital signal B to the shaping clock signal, 16 is a clock generator for generating a system clock signal phi s having a frequency f s, 18 is circuit 14
This is a low-pass filter (LPF) that filters the pulse output C from the filter and converts it into an analog output AO corresponding to the input DI.
一点鎖線ICで取囲んだ回路部は、モノリシック又はハ
イブリッド形式の集積回路として構成され、１パッケー
ジ内に配置されるもので、16Aはクロック発生器16に対
して外付けされる水晶振動子である。場合によっては、
ディジタルフィルタ10及びその関連部分（破線で囲んだ
部分）も含めて集積回路化が行なわれる。The circuit section surrounded by the one-dot chain line IC is configured as a monolithic or hybrid type integrated circuit and is arranged in one package, and 16A is a crystal unit externally attached to the clock generator 16. . In some cases,
An integrated circuit including the digital filter 10 and its related parts (portions surrounded by broken lines) is performed.
ディジタル入力DIは、一例として各サンプル毎に16ビ
ット（１ワード）のデータを含む波形データであり、デ
ータ送付周波数は44.1KHzである。また、システムクロ
ック信号φsの周波数は、16.9MHzであり、ディジタルフ
ィルタ10からノイズシェーパ12へのデータ送付周波数
は、通常fs/2（例えば8.45MHz）である。The digital input DI is, for example, waveform data including 16 bits (one word) of data for each sample, and the data transmission frequency is 44.1 KHz. The frequency of the system clock signal φ s is 16.9 MHz, and the data transmission frequency from the digital filter 10 to the noise shaper 12 is usually f s / 2 (for example, 8.45 MHz).
ノイズシェーパ12は、オーバーサンプリングDA変換に
おいてオーバーサンプリング周波数を下げるために設け
られたものである。ノイズシェーパ12として１次又は２
次のノイズシェーパを用いた場合には、ノイズシェーパ
出力Ｂとしてパルス密度変調（ビットストリーム）出力
が得られ、３次以上のノイズシェーパを用いた場合には
出力Ｂとしてパルス幅変調出力が得られる。The noise shaper 12 is provided for lowering the oversampling frequency in the oversampling DA conversion. Primary or secondary as noise shaper 12
When the next noise shaper is used, a pulse density modulation (bit stream) output is obtained as the noise shaper output B, and when a third or higher order noise shaper is used, a pulse width modulation output is obtained as the output B. .
ノイズシェーパ12では、ディジタル信号がビット数を
下げた表現に変換されるが、このような変換によって生
ずる誤差は、高い周波数領域ほど大きくなる。すなわ
ち、第４図は、ノイズシェーパ12の理想出力のパワース
ペクトラムを示すもので、ノイズシェーピングによるノ
イズパワーは、fs/2の近傍の高周波領域で最大である。
また、低周波領域の単色の鋭いパワー成分Paは、入力デ
ィジタル信号成分にサイン波となるものを与えた場合に
得られるものであり、パワー成分Pbは、システムクロッ
ク信号φsによるものである。In the noise shaper 12, the digital signal is converted into a representation with a reduced number of bits, but the error caused by such conversion increases in a higher frequency region. That is, Fig. 4, shows the power spectrum of the ideal output of the noise shaper 12, a noise power by the noise shaping is up to a high frequency region in the vicinity of f s / 2.
Further, monochromatic sharp power component P a low frequency region is that obtained when given what the sine wave to the input digital signal component, the power component P b is due to the system clock signal phi s is there.
ノイズシェーパ出力Ｂには、ディジタル処理を受けた
際のゆらぎにより理想状態に諸々のノイズが加わってい
るので、出力Ｂを直接LPF18でアナログ出力に変換する
とノイズ成分により誤差が生ずる。そこで、ノイズシェ
ーパ出力Ｂを波形整形出力回路14でシステムクロック信
号φsに基づいて波形整形してからLPF18に供給すること
によりノイズ成分による誤差を軽減している。Since various noises are added to the noise shaper output B in an ideal state due to fluctuations when subjected to digital processing, if the output B is directly converted to an analog output by the LPF 18, an error occurs due to noise components. Therefore, and it reduces errors due to noise components by supplying from the waveform shaping in LPF18 based noise shaper output B by the waveform shaping the output circuit 14 to the system clock signal phi s.
第５図は、波形整形出力回路14の一例としてリターン
ゼロ出力型のものを示しており、この回路は、ノイズシ
ェーパ出力Ｂ及びクロック信号φaを入力とするＤフリ
ップフロップ20と、このフリップフロップ20の出力Ｐ及
び整形用クロック信号φbを入力とするNANDゲート22
と、このNANDゲートの出力Ｑを入力とする３段のインバ
ータ24〜28とをそなえている。クロック信号φa及びφb
は、システムクロック信号φsに基づいて形成されるも
ので、第７図に示すように互いに逆位相であり且つφa
よりφbの方がパルス幅が狭くなっている。FIG. 5 shows an example of a waveform shaping output circuit 14 of a return zero output type. This circuit includes a D flip-flop 20 having a noise shaper output B and a clock signal φa as inputs, NAND gate 22 which receives the output P and shaping clock signals phi b of 20
And three-stage inverters 24 to 28 which receive the output Q of the NAND gate as an input. Clock signals φ a and φ b
Are formed on the basis of the system clock signal φ s and have phases opposite to each other and φ a as shown in FIG.
The pulse width of φ b is smaller than that of φ b .
Ｄフリップフロップ20及びNANDゲート22には、第１の
電源系の電源ラインVDD1及びGND1からの動作電力が供給
される。また、３段のインバータ24〜28には、第１の電
源系から分離された第２の電源系の電源ラインVDD2及び
GND2から動作電力が供給される。電源ラインGND1及びGN
D2には、それぞれ基準電位が与えられ、電源ラインVDD1
及びVDD2には、それぞれ対応する基準電位に対して高い
（又は低い）動作電位が与えられる。The operating power is supplied to the D flip-flop 20 and the NAND gate 22 from the power supply lines V DD1 and GND 1 of the first power supply system. In addition, the three-stage inverters 24-28 have a power supply line V DD2 of a second power supply system separated from the first power supply system and
Operating power is supplied from GND 2 . Power line GND 1 and GN
D 2 is supplied with a reference potential, and the power supply line V DD1
And V DD2 are each provided with a higher (or lower) operating potential with respect to the corresponding reference potential.
Ｄフリップフロップ20からは、例えば第７図Ｐに示す
ようなデータ出力がクロック信号φaに同期して送出さ
れる。そして、NANDゲート22では、データ出力Ｐとクロ
ック信号φbとをNAND演算することにより波形整形が行
なわれ、ゲート22からは、第７図Ｑに示すようなデータ
出力が送出される。ゲート22からのデータ出力Ｑは、３
段のインバータ24〜28を介して第７図C1に示すようなデ
ータに変換され、送出される。D flip-flop 20, for example, data output shown in FIG. 7 P is sent in synchronism with the clock signal phi a. Then, the NAND gate 22, waveform shaping is performed by NAND operation on the data output P and the clock signal phi b, from the gate 22, the data output shown in FIG. 7 Q is delivered. Data output Q from gate 22 is 3
The data is converted into data as shown in FIG. 7C1 via the inverters 24-28 of the stage and transmitted.
第６図は、波形整形出力回路14の他の例としてノンリ
ターンゼロ出力型のものを示しており、この回路は、波
形整形部をNANDゲート22の代りにＤフリップフロップ32
で構成した点を除き第５図の回路と同様のものである。FIG. 6 shows a non-return zero output type as another example of the waveform shaping output circuit 14. In this circuit, a waveform shaping section is replaced with a D flip-flop 32 instead of the NAND gate 22.
It is the same as the circuit of FIG. 5 except for the configuration shown in FIG.
Ｄフリップフロップ32は、フリップフロップ20の出力
Ｐ及びクロック信号φbを入力とするもので、出力Ｐ及
び信号φbを第７図に示す通りのものとした場合、第７
図Ｒに示すようなデータ出力を送出する。そして、この
データ出力Ｒは、３段のインバータ24〜28を介して第７
図C2に示すようなデータに変換され、送出される。D flip-flop 32 is for receiving the output P and the clock signal phi b of the flip-flop 20, when it is to that of as indicating the output P and the signal phi b in FIG. 7, 7
The data output as shown in FIG. This data output R is supplied to the seventh inverter via three inverters 24-28.
The data is converted into data as shown in FIG. C2 and transmitted.
［発明が解決しようとする課題］ 上記した第５図又は第６図の波形整形出力回路にあっ
ては、第８図に示すようにクロック信号φaの立上りに
同期してフリップフロップ20の出力Ｐが変化すると共
に、クロック信号φbの立上りに同期してゲート22の出
力Ｑ又はフリップフロップ32の出力Ｒが変化する。そし
て、このようなデータ出力の変化に伴って電源ラインV
DD1，GND1の電位が第８図に示すように振れる（変動す
る）。Figure 5 and [INVENTION Problems Solved] above or In the waveform shaping the output circuit of FIG. 6, the output of flip-flop 20 in synchronization with the rise of the clock signal phi a, as shown in FIG. 8 with P varies, the output R of the output Q or the flip-flop 32 of the gate 22 in synchronization with the rising edge of the clock signal phi b is changed. Then, the power supply line V
DD1, the potential of GND 1 swings as shown in FIG. 8 (varying).
NANDゲート22又はＤフリップフロップ32からなる波形
整形部は、前段のＤフリップフロップ20と電源系を共通
にしている。このため、データ出力Ｐの変化に伴う電源
ラインの電位変動が波形整形部の出力Ｑ又はＲのノイズ
を増大させ、ひいてはアナログ出力のS/N比を低下させ
ていた。The waveform shaping section including the NAND gate 22 or the D flip-flop 32 shares a power supply system with the D flip-flop 20 at the preceding stage. For this reason, the fluctuation in the potential of the power supply line due to the change in the data output P increases the noise of the output Q or R of the waveform shaping unit, and thus lowers the S / N ratio of the analog output.
また、３段のインバータ24〜28を含む出力部では、第
９図で第５図の回路について示すように各インバータ毎
に信号の立上り又は立下りに同期して電源ラインVDD2，
GND2の電位がVDD2からGND2への貫通電流のため大きく振
れる。すなわち、電源ラインの電位がデータで変調され
ることにより電位の振れは信号成分を有することにな
り、この信号成分が電源ラインを介してゲート22に近い
方のインバータ段に帰還され、本来の信号にノイズとし
て重畳される。In the output section including the three-stage inverters 24 to 28, as shown in the circuit of FIG. 9 in FIG. 9, the power supply lines V DD2 ,
Potential of GND 2 largely fluctuates due to a through current from V DD2 to GND 2. That is, when the potential of the power supply line is modulated by data, the fluctuation of the potential has a signal component, and this signal component is fed back to the inverter stage closer to the gate 22 via the power supply line, and the original signal Is superimposed as noise.
従って、第５図又は第６図に示したように電源系を共
通にする複数のインバータ段を含む出力部にあっては、
電源ラインの電位変動が電源ラインを介して帰還される
ことでノイズが一層増大するようになり、ひいてはアナ
ログ出力のS/N比を低下させていた。Therefore, as shown in FIG. 5 or FIG. 6, in an output section including a plurality of inverter stages having a common power supply system,
The fluctuation of the potential of the power supply line is fed back through the power supply line, so that the noise is further increased, and the S / N ratio of the analog output is reduced.
この発明の目的は、上記したようなオーバーサンプリ
ング型DA変換装置においてアナログ出力のS/N比の向上
を図ることにある。An object of the present invention is to improve the S / N ratio of an analog output in the oversampling type DA converter as described above.
［課題を解決するための手段］ この発明は、上記したようなオーバーサンプリング型
DA変換装置において、波形整形回路の波形整形部の電源
系を該波形整形部より前段の回路の電源系から分離して
構成したことを特徴とするものである。[Means for Solving the Problems] The present invention provides an oversampling type as described above.
In the DA converter, a power supply system of a waveform shaping unit of the waveform shaping circuit is separated from a power supply system of a circuit preceding the waveform shaping unit.
このような構成において、波形整形回路には波形整形
部からのパルス出力を反転して送出する出力部を設け、
この出力部を波形整形部と電源系を共通にする単一のイ
ンバータ段で構成してもよい。In such a configuration, the waveform shaping circuit is provided with an output unit that inverts and outputs the pulse output from the waveform shaping unit,
This output section may be constituted by a single inverter stage having a common power supply system with the waveform shaping section.
［作用］ この発明の構成によれば、波形整形部の電源系と前段
回路の電源系とを分離したので、前段回路で電源ライン
の電位変動が生じても、その影響が波形整形部の電源系
に及ぶことがなく、ノイズの少ない波形整形出力が得ら
れる。[Operation] According to the configuration of the present invention, the power supply system of the waveform shaping unit and the power supply system of the pre-stage circuit are separated from each other. A waveform shaping output with little noise can be obtained without affecting the system.
また、上記したように、出力部を波形整形部と電源系
を共通にする単一のインバータ段で構成すると、インバ
ータ段間の帰還に基づくノイズ増大を回避することがで
き、波形整形出力のノイズを一層低減することができ
る。Further, as described above, if the output unit is configured by a single inverter stage having a common power supply system with the waveform shaping unit, it is possible to avoid an increase in noise due to feedback between the inverter stages, and to reduce the noise of the waveform shaping output. Can be further reduced.
［実施例］ 第１図は、この発明の一実施例による波形整形出力回
路を示すもので、第５図と同様の部分には同様の符号を
付して詳細な説明を省略する。Embodiment FIG. 1 shows a waveform shaping output circuit according to an embodiment of the present invention, and the same parts as those in FIG. 5 are denoted by the same reference numerals, and detailed description thereof will be omitted.
第１図の回路が第５図の回路と異なる点は、第１にNA
NDゲート22の２本の電源ラインを第１の電源系の電源ラ
インVDD1，GND1から分離して第２の電源系の電源ライン
VDD2，GND2にそれぞれ接続したことであり、第２に出力
部を単一段のインバータ24で構成したことである。The difference between the circuit of FIG. 1 and the circuit of FIG.
The two power supply lines of the ND gate 22 are separated from the power supply lines V DD1 and GND 1 of the first power supply system and the power supply lines of the second power supply system
Secondly, they are connected to V DD2 and GND 2 , respectively. Second, the output section is constituted by a single-stage inverter 24.
第２図の、この発明の他の実施例による波形整形出力
回路を示すもので、第６図と同様の部分には同様の符号
を付して詳細な説明を省略する。FIG. 2 shows a waveform shaping output circuit according to another embodiment of the present invention, in which parts similar to those in FIG. 6 are denoted by the same reference numerals, and detailed description thereof will be omitted.
第２図の回路が第６図の回路と異なる点は、第１にＤ
フリップフロップ32の２本の電源ラインを第１の電源系
の電源ラインVDD1，GND1から分離して第２の電源系の電
源ラインVDD2，GND2にそれぞれ接続したことであり、第
２に出力部を単一段のインバータ24で構成したことであ
る。The difference between the circuit of FIG. 2 and the circuit of FIG.
The two power lines of the flip-flop 32 are separated from the power lines V DD1 and GND 1 of the first power system and connected to the power lines V DD2 and GND 2 of the second power system, respectively. In addition, the output unit is constituted by a single-stage inverter 24.
第１図又は第２図に示したように、波形整形部を構成
するゲート22又はフリップフロップ32の電源系を前段回
路の電源系から分離して構成すると、前段回路の電源ラ
インVDD1，GND1の電位変動が波形整形部に引き継がれる
ことがなくなり、波形整形部の出力Ｑ又はＲとしてはノ
イズの少ないものが得られる。As shown in FIG. 1 or FIG. 2, when the power supply system of the gate 22 or the flip-flop 32 constituting the waveform shaping unit is separated from the power supply system of the preceding circuit, the power lines V DD1 and GND of the preceding circuit are provided. The potential fluctuation of 1 is not taken over by the waveform shaping unit, and an output Q or R of the waveform shaping unit with less noise is obtained.
また、出力部を単一段のインバータ24で構成すると、
第９図で述べたような電位変動の帰還によるノイズ増大
を回避することができる。従って、このことと、波形整
形部でのノイズ減少とにより波形整形出力C1又はC2とし
ては極めてノイズの少ないものが得られ、このような波
形整形出力を第１図のLPF18に通すことでアナログ出力A
OのS/N比は大幅に改善されるようになる。Also, if the output section is configured by a single-stage inverter 24,
Noise increase due to feedback of potential fluctuation as described in FIG. 9 can be avoided. Therefore, due to this and the noise reduction in the waveform shaping section, a waveform-shaped output C1 or C2 having extremely low noise can be obtained. By passing such a waveform-shaped output through the LPF 18 in FIG. A
The S / N ratio of O will be greatly improved.
第１図又は第２図の回路にあっては、インバータ段数
が最小の１段であり、しかも波形整形部と出力部とで電
源系を共通としているので、回路構成が簡単であり、集
積回路化のために好都合である。In the circuit shown in FIG. 1 or FIG. 2, since the number of inverter stages is the smallest, and the power supply system is common to the waveform shaping unit and the output unit, the circuit configuration is simple and the integrated circuit is simple. It is convenient for conversion.
［発明の効果］ 以上のように、この発明によれば、波形整形部の電源
系を前段回路の電源系から分離して前段回路の電源系の
ノイズが波形整形出力に影響を及ぼすのを阻止したの
で、波形整形出力に基づくアナログ出力のS/N比が向上
する効果が得られるものである。[Effects of the Invention] As described above, according to the present invention, the power supply system of the waveform shaping unit is separated from the power supply system of the preceding circuit to prevent noise of the power supply system of the preceding circuit from affecting the waveform shaping output. Therefore, the effect of improving the S / N ratio of the analog output based on the waveform shaping output can be obtained.
また、出力部を波形整形部と電源系を共通にする単一
のインバータ段で構成したので、波形整形出力のノイズ
を一層低減でき、アナログ出力のS/N比は一層向上す
る。その上、インバータ段数が最小であると共に電源系
を増設する必要もないので、構成が簡単となる実益もあ
る。In addition, since the output section is constituted by a single inverter stage having a common power supply system with the waveform shaping section, noise of the waveform shaping output can be further reduced, and the S / N ratio of the analog output is further improved. In addition, since the number of inverter stages is minimized and there is no need to add a power supply system, there is also a benefit that the configuration is simplified.
第１図及び第２図は、この発明による波形整形出力回路
の異なる実施例を示す回路図、 第３図は、従来のDA変換装置を示すブロック図、 第４図は、ノイズシェーパ出力Ｂのパワースペクトラム
を示すグラフ、 第５図及び第６図は、従来の波形整形出力回路14の異な
る例を示す回路図、 第７図は、波形整形出力回路14の動作波形を示す波形
図、 第８図は、回路14の波形整形部の動作波形を示す波形
図、 第９図は、回路14の出力部の動作波形を示す波形図であ
る。 10…ディジタルフィルタ、12…ノイズシェーパ、14…波
形整形出力回路、16…クロック発生器、18…ローパスフ
ィルタ、20,32…Ｄフリップフロップ、22…NANDゲー
ト、24〜28…インバータ、VDD1，GND1…第１電源系の電
源ライン、VDD2，GND2…第２電源系の電源ライン。1 and 2 are circuit diagrams showing different embodiments of a waveform shaping output circuit according to the present invention, FIG. 3 is a block diagram showing a conventional DA converter, and FIG. 5 and 6 are circuit diagrams showing different examples of the conventional waveform shaping output circuit 14, FIG. 7 is a waveform diagram showing operation waveforms of the waveform shaping output circuit 14, FIG. 9 is a waveform diagram showing an operation waveform of the waveform shaping unit of the circuit 14, and FIG. 9 is a waveform diagram showing an operation waveform of the output unit of the circuit 14. 10 ... digital filter, 12 ... noise shaper, 14 ... waveform shaping the output circuit, 16 ... clock generator, 18 ... low-pass filter, 20, 32 ... D flip-flop, 22 ... NAND gates, 24 to 28 ... inverter, V DD1, GND 1 ... power supply line of the first power supply system, V DD2 , GND 2 ... power supply line of the second power supply system.
───────────────────────────────────────────────────── フロントページの続き (72)発明者 星 十郎 静岡県浜松市中沢町10番１号 ヤマハ株 式会社内 (72)発明者 岸井 達也 静岡県浜松市中沢町10番１号 ヤマハ株 式会社内 (72)発明者 森田 久仁昭 静岡県浜松市中沢町10番１号 ヤマハ株 式会社内 (56)参考文献 特開 昭58−170116（ＪＰ，Ａ) 特開 昭62−53016（ＪＰ，Ａ) 特開 昭64−44131（ＪＰ，Ａ) 特開 平２−110964（ＪＰ，Ａ) 実開 昭64−25216（ＪＰ，Ｕ) ──────────────────────────────────────────────────続 き Continuing on the front page (72) Inventor Juro Hoshimatsu, Shizuoka Prefecture 10-1, Nakazawa-cho Yamaha Corporation (72) Inventor Tatsuya Kishi 10-1, Nakazawa-cho, Hamamatsu City, Shizuoka Prefecture Yamaha Corporation (72) Inventor Kuniaki Morita 10-1 Nakazawa-cho, Hamamatsu-shi, Shizuoka Prefecture Inside Yamaha Corporation (56) References JP-A-58-170116 (JP, A) JP-A-62-53016 (JP, A JP-A-64-44131 (JP, A) JP-A-2-110964 (JP, A)
Claims (2)
ビットのディジタル入力をデルタシグマ変調することに
よりビット数の低下したディジタル信号を送出するノイ
ズシェーパと、 （ｂ）このノイズシェーパからのディジタル信号を構成
するパルスを整形用クロック信号に応じて波形整形する
波形整形部を有する波形整形回路と、 （ｃ）この波形整形回路からのパルス出力を前記ディジ
タル入力に対応したアナログ出力に変換する変換手段と
をそなえたDA変換装置において、 前記波形整形回路の波形整形部の電源系を該波形整形部
より前段の回路の電源系から分離して構成したことを特
徴とするDA変換装置。1. A noise shaper for transmitting a digital signal with a reduced number of bits by performing delta-sigma modulation on an oversampled multi-bit digital input, and (b) forming a digital signal from the noise shaper. A waveform shaping circuit having a waveform shaping section for shaping a pulse to be shaped in accordance with a shaping clock signal; and (c) converting means for converting a pulse output from the waveform shaping circuit into an analog output corresponding to the digital input. In the DA converter provided, a power supply system of a waveform shaping unit of the waveform shaping circuit is separated from a power supply system of a circuit preceding the waveform shaping unit.
のパルス出力を反転して送出する出力部をそなえ、この
出力部を前記波形整形部と電源系を共通にする単一のイ
ンバータ段で構成したことを特徴とする請求項１記載の
DA変換装置。2. The waveform shaping circuit includes an output section for inverting and outputting a pulse output from the waveform shaping section, and a single inverter stage having a common power supply system with the output section. 2. The method according to claim 1, wherein
DA converter.
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| JP2229179A JP2591286B2 (en) | 1990-08-30 | 1990-08-30 | DA converter |
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| Country | Link |
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| JP (1) | JP2591286B2 (en) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP4707229B2 (en) * | 2000-12-28 | 2011-06-22 | 新日本無線株式会社 | Switched capacitor circuit |
Family Cites Families (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0085625A3 (en) * | 1982-01-29 | 1985-05-15 | FAIRCHILD CAMERA & INSTRUMENT CORPORATION | Filtering and frequency detection circuits for delta modulated signals |
| JPH0728209B2 (en) * | 1985-09-02 | 1995-03-29 | 日本電信電話株式会社 | Comparator with high-speed latch |
-
1990
- 1990-08-30 JP JP2229179A patent/JP2591286B2/en not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPH04111537A (en) | 1992-04-13 |
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