JP2588514Y2 - Communication control device - Google Patents
Communication control deviceInfo
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- JP2588514Y2 JP2588514Y2 JP1990088602U JP8860290U JP2588514Y2 JP 2588514 Y2 JP2588514 Y2 JP 2588514Y2 JP 1990088602 U JP1990088602 U JP 1990088602U JP 8860290 U JP8860290 U JP 8860290U JP 2588514 Y2 JP2588514 Y2 JP 2588514Y2
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Description
【考案の詳細な説明】 （イ）産業上の利用分野 本考案は、ホストと通信回線の間に設けられた通信制
御装置に係わり、内部のバッファメモリに対するデータ
のDMA転送に関する。DETAILED DESCRIPTION OF THE INVENTION (a) Industrial application field The present invention relates to a communication control device provided between a host and a communication line, and relates to DMA transfer of data to an internal buffer memory.
（ロ）従来の技術 従来、DMA転送は、ディスクとメインメモリ間等種々
の装置間で行われており、一般的には、DMAコントロー
ラと、アドレスカウンタ，サイズカウンタを設け、転送
に先立ち、スタートアドレス，データサイズを上記の各
々のカウンタにセットし、セット後、DMAコントローラ
に起動をかけるようにしている。(B) Conventional technology Conventionally, DMA transfer is performed between various devices such as a disk and a main memory. In general, a DMA controller, an address counter and a size counter are provided, and a start is performed before the transfer. The address and data size are set in each of the above counters, and after setting, the DMA controller is started.
そして、起動がかけられたDMAコントローラは、両カ
ウンタにクロック信号を順次与えると共に、メモリに読
み出しまたは書き込み信号を与える。これによって、ア
ドレスカウンタは順次カウントアップを行い、メモリの
連続するアドレスを指定して、このアドレスにデータの
読み書きが行われる。又、サイズカウンタは順次カウン
トダウンを行い、その内容がオール０になると終了信号
を発生し、この信号に応じてDMAコントローラはDMA転送
を終了する。Then, the activated DMA controller sequentially supplies clock signals to both counters and also supplies a read or write signal to the memory. As a result, the address counter sequentially counts up, designates a continuous address in the memory, and reads and writes data from and to this address. Further, the size counter sequentially counts down, and when the contents thereof become all 0s, an end signal is generated. In response to this signal, the DMA controller ends the DMA transfer.
（ハ）考案が解決しようとする課題 従来の技術では、アドレスとデータサイズのために別
々のカウンタを設けていたので、部品点数が増大すると
共に、転送前の手続きが複雑になり、処理時間が長くか
かるという課題があった。(C) Problems to be solved by the invention In the conventional technology, separate counters are provided for the address and the data size, so that the number of components increases, the procedure before transfer becomes complicated, and the processing time becomes longer. There was a problem that it took a long time.
（ニ）課題を解決するための手段 本考案は、ホストと通信回線の間に設けられた通信制
御装置において、送信または受信データを一時記憶する
バッファメモリと、該バッファメモリに対する前記送信
または受信データの読み出しあるいは書き込みを制御す
るDMAコントローラと、該DMAコントローラから出力され
るクロック信号をカウントして所定値に達したとき制御
信号を発生し、その内容により前記バッファメモリをア
ドレス指定するアドレスカウンタとを備え、前記制御信
号に応じてDMA動作を終了することにより、上記課題を
解決するものである。(D) Means for Solving the Problems The present invention provides a communication control device provided between a host and a communication line, a buffer memory for temporarily storing transmission or reception data, and the transmission or reception data for the buffer memory. A DMA controller that controls the reading or writing of the data, and an address counter that counts a clock signal output from the DMA controller and generates a control signal when a predetermined value is reached, and addresses the buffer memory based on the content of the control signal. The above object is attained by terminating the DMA operation according to the control signal.
（ホ）作用 本考案では、転送しようとするデータサイズに応じた
アドレスを１つのカウンタに設定するだけで、DMA転送
が可能になり、このため、カウンタを１個削減できると
共に、転送前の手続きを簡略化できる。本考案でのDMA
転送は、データを一時的に記憶するだけのバッファメモ
リに対するものであり、この場合、バッファメモリ内に
全てのデータを記憶できれば、特に、記憶範囲を指定す
る必要はないので、上記構成としても何ら支障はない。(E) Operation In the present invention, DMA transfer is enabled by setting an address corresponding to the data size to be transferred to one counter, so that the number of counters can be reduced by one and the procedure before the transfer can be performed. Can be simplified. DMA in the present invention
The transfer is to a buffer memory that only temporarily stores data. In this case, if all data can be stored in the buffer memory, it is not necessary to specify a storage range. No problem.
（ヘ）実施例 第１図は、本考案の実施例を示すブロック図であり、
（１）及び（２）は光ケーブルにてなる通信回線、
（３）は通信回線（１）（２）を介して相手側の装置と
接続されると共に、バス（４）を介してホストと接続さ
れた通信制御装置である。(F) Embodiment FIG. 1 is a block diagram showing an embodiment of the present invention.
(1) and (2) are communication lines composed of optical cables,
Reference numeral (3) denotes a communication control device connected to the other device via the communication lines (1) and (2) and connected to the host via the bus (4).
第１図において、（５）は通信回線（１）を介してデ
ータを送信するトランスミッタ、（６）は通信回線
（２）を介して送信されてきたデータを受信するための
レシーバ、（７）はホストとのデータ送信を制御するた
めの転送コントローラ、（８）は送信データまたは受信
データを一時記憶するためのバッファメモリ、（９）は
アドレスバス（10）及びデータバス（11）に接続された
通信制御用のCPU、（12）はバッファメモリ（８）に対
するDMA転送を制御するDMAコントローラ、（13）はDMA
動作時にバッファメモリ（８）のアドレスを指定するア
ドレスカウンタ、（14）はCPU（９）からの信号GOに応
じて起動信号TGOを発生するフリップフロップ、（15）
（16）（17）はバスドライバ、（18）はインバータであ
る。In FIG. 1, (5) is a transmitter for transmitting data via the communication line (1), (6) is a receiver for receiving data transmitted via the communication line (2), (7) Is a transfer controller for controlling data transmission with the host, (8) is a buffer memory for temporarily storing transmission data or reception data, and (9) is connected to an address bus (10) and a data bus (11). CPU for communication control, (12) DMA controller for controlling DMA transfer to buffer memory (8), (13) DMA
An address counter for specifying an address of the buffer memory (8) during operation; (14) a flip-flop for generating a start signal TGO in response to a signal GO from the CPU (9);
(16) and (17) are bus drivers, and (18) is an inverter.
本実施例においては、バッファメモリ（８）は第２図
に示すように、0000H〜7FFFHのメモリ空間を有し、アド
レスカウンタ（13）は16ビットのアップカウンタで構成
されている。そして、最上位ビットを除く15ビットを、
ドライバ（15）を介してバッファメモリ（８）に与え、
最上位ビット出力を信号ENDとして、フリップフロップ
（14）のリセット端子及びCPU（９）の割り込み端子に
入力するようにしている。In this embodiment, as shown in FIG. 2, the buffer memory (8) has a memory space of 0000H to 7FFFH, and the address counter (13) is composed of a 16-bit up counter. Then, 15 bits excluding the most significant bit are
To the buffer memory (8) via the driver (15),
The most significant bit output is input to the reset terminal of the flip-flop (14) and the interrupt terminal of the CPU (9) as a signal END.
従って、アドレスカウンタ（13）がセットされたスタ
ートアドレスから順次カウントアップして行き、バッフ
ァメモリ（８）の最上位アドレス7FFFHを越えて8000Hに
なるとEND信号が出力される。Accordingly, the address counter (13) sequentially counts up from the set start address, and outputs an END signal when it reaches 8000H beyond the highest address 7FFFH of the buffer memory (8).
以下、本実施例の動作を詳しく説明する。 Hereinafter, the operation of the present embodiment will be described in detail.
まず、データを送信するときは、事前に、ホスト側か
ら送信しようとするデータを、転送コントローラ（７）
を介してバッファメモリ（８）に記憶しておく。この
際、送信データの最後のデータがバッファメモリ（８）
の最上位アドレス7FFFHに記憶されるように下位のアド
レスから順次記憶する。例えば、256ワードのデータを
送信するのであれば、アドレス7F00Hから7FFFHまでにデ
ータを記憶する。First, when data is to be transmitted, the data to be transmitted from the host is transmitted to the transfer controller (7) in advance.
Through the buffer memory (8). At this time, the last data of the transmission data is stored in the buffer memory (8).
Are stored sequentially from the lower address as stored in the uppermost address 7FFFH. For example, when transmitting 256 words of data, the data is stored at addresses 7F00H to 7FFFH.
次に、そのスタートアドレス7F00HをCPU（９）によっ
てアドレスカウンタ（13）にセットし、CPU（９）から
信号GOを発してDMAコントローラ（12）に起動をかけ
る。Next, the start address 7F00H is set in the address counter (13) by the CPU (9), and the CPU (9) issues a signal GO to activate the DMA controller (12).
信号GOが出力されると、フリップフロップ（14）がセ
ットされその出力TGOが「１」となる。TGOが「１」にな
ると、DMAコントローラ（12）は、信号BDを「１」にし
てバスドライバ（15）（16）を開き、バスドライバ（1
7）を閉じる。これと共に、リード／ライト信号R/Wを
「０」にして読み出しを行う。よって、バッファメモリ
（８）からはスタートアドレス7F00Hのデータが読み出
され、トランスミッタ（５）によって、通信回線（１）
を介して他の装置にデータが送信される。１ワードの読
み出しが終わると、DMAコントローラ（12）はクロックC
LOCKを１発出力し、これに応じてアドレスカウンタ（1
3）はカウントアップする。When the signal GO is output, the flip-flop (14) is set and its output TGO becomes "1". When TGO becomes "1", the DMA controller (12) sets the signal BD to "1", opens the bus drivers (15) and (16), and sets the bus driver (1).
7) Close. At the same time, reading is performed by setting the read / write signal R / W to “0”. Therefore, the data of the start address 7F00H is read from the buffer memory (8), and is transmitted by the transmitter (5) to the communication line (1)
Is transmitted to another device via the. When one word is read, the DMA controller (12)
LOCK is output once, and the address counter (1
3) count up.
以下、信号TGOが「１」の間は、上記動作を繰り返
し、従って、バッファメモリ（８）のスタートアドレス
から連続するアドレスのデータが順次通信回線を介して
送信されることとなる。Hereinafter, while the signal TGO is "1", the above operation is repeated, and accordingly, data of the address continuous from the start address of the buffer memory (8) is sequentially transmitted via the communication line.
そして、アドレス7FFFHのデータがバッファメモリか
ら読み出された後、アドレスカウンタ（13）がカウント
アップすると、信号ENDが出力されフリップフロップ（1
4）がリセットされるとともに、CPU（９）に割り込みが
かかる。フリップフロップ（14）がリセットされて出力
TGOが「０」になるので、DMAコントローラ（12）は、DM
A動作を停止し、CPU（９）は割り込みによりDMAの終了
を知る。When the address counter (13) counts up after the data at the address 7FFFH is read from the buffer memory, the signal END is output and the flip-flop (1
4) is reset and the CPU (9) is interrupted. Flip-flop (14) is reset and output
Since TGO becomes “0”, the DMA controller (12)
The A operation is stopped, and the CPU (9) knows the end of the DMA by an interrupt.
一方、データを受信する場合は、通信回線を介してス
タートアドレスが入力され、これをCPU（９）がアドレ
スカウンタにセットする。このアドレも、送信データの
場合と同じように、受信データの最後のデータがバッフ
ァメモリ（８）の最上位アドレス7FFFHに記憶されるよ
うに設定されている。On the other hand, when receiving data, a start address is input via a communication line, and the CPU (9) sets this in an address counter. This address is also set so that the last data of the received data is stored at the highest address 7FFFH of the buffer memory (8) as in the case of the transmission data.
そして、レシーバ（６）は１ワードのデータを受信す
る度にDMAコントローラ（12）に起動信号RGOを出力す
る。The receiver (6) outputs a start signal RGO to the DMA controller (12) every time it receives one word of data.
DMAコントローラ（12）は、RGOの入力に応じて、BDを
「１」とし且つR/Wを「１」とする。このため、受信し
たデータはバッファメモリ（８）のスタートアドレスに
書き込まれ、書き込み後DMAコントローラ（12）からの
クロックにより、アドレスカウンタがカウントアップす
る。よって、受信されたデータは、順次、スタートアド
レスに連続するバッファメモリのアドレスに記憶されて
行き、最上位アドレス7FFFHにデータが記憶されると、
アドレスカウンタ（13）からの信号ENDにより、DMA動作
が終了する。この状態で、受信データ全てのバッファメ
モリ（８）への記憶は完了している。The DMA controller (12) sets BD to “1” and R / W to “1” according to the input of RGO. Therefore, the received data is written into the start address of the buffer memory (8), and after the writing, the address counter counts up by the clock from the DMA controller (12). Therefore, the received data is sequentially stored at the address of the buffer memory continuous with the start address, and when the data is stored at the highest address 7FFFH,
The DMA operation is terminated by the signal END from the address counter (13). In this state, the storage of all the received data in the buffer memory (8) is completed.
尚、アドレスカウンタ（13）をアップカウンタとした
が、勿論ダウンカウンタでもよく、この場合は、オール
０の次のカウントダウンでDMAを終了するようにすれば
よい。Although the address counter (13) is an up counter, a down counter may of course be used. In this case, the DMA may be terminated at the next countdown after all 0s.
（ト）考案の効果 本考案によれば、カウンタの数を削減できるととも
に、データの通信前の事前の手続きを簡素化できるの
で、高速な通信が可能となる。(G) Effects of the Invention According to the present invention, the number of counters can be reduced, and the prior procedure before data communication can be simplified, so that high-speed communication becomes possible.
第１図は本考案の実施例の構成を示すブロック図、第２
図は実施例における動作を説明するためのメモリマップ
である。 （１）（２）……通信回線、（３）通信制御装置、
（５）……トランスミッタ、（６）……レシーバ、
（８）……バッファメモリ、（９）……CPU、（12）…
…DMAコントローラ、（13）……アドレスカウンタ、（1
5）（16）（17）……バスドライバ。FIG. 1 is a block diagram showing the configuration of an embodiment of the present invention.
FIG. 6 is a memory map for explaining the operation in the embodiment. (1) (2) ... communication line, (3) communication control device,
(5) ... transmitter, (6) ... receiver,
(8) Buffer memory (9) CPU (12)
... DMA controller, (13) ... Address counter, (1
5) (16) (17) ... Bus driver.
フロントページの続き (56)参考文献 特開 平１−298842（ＪＰ，Ａ) 特開 昭57−14934（ＪＰ，Ａ) 特開 昭64−46862（ＪＰ，Ａ) (58)調査した分野(Int.Cl.6，ＤＢ名) G06F 13/00 353 G06F 13/28 H04L 13/00Continuation of front page (56) References JP-A-1-298842 (JP, A) JP-A-57-14934 (JP, A) JP-A-64-46862 (JP, A) (58) Fields investigated (Int .Cl. 6 , DB name) G06F 13/00 353 G06F 13/28 H04L 13/00
Claims (1)
御装置において、送信または受信データを一時記憶する
バッファメモリと、該バッファメモリに対する前記送信
または受信データの読み出しあるいは書き込みを制御す
るDMAコントローラと、該DMAコントローラから出力され
るクロック信号をカウントして所定値に達したとき制御
信号を発生し、その内容により前記バッファメモリをア
ドレス指定するアドレスカウンタとを備え、前記制御信
号に応じてDMA動作を終了することを特徴とした通信制
御装置。In a communication control device provided between a host and a communication line, a buffer memory for temporarily storing transmission or reception data, and a DMA controller for controlling reading or writing of the transmission or reception data to or from the buffer memory. And an address counter that counts a clock signal output from the DMA controller and generates a control signal when the count reaches a predetermined value, and addresses the buffer memory according to the content of the control signal. A communication control device for ending the operation.
Priority Applications (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1990088602U JP2588514Y2 (en) | 1990-08-24 | 1990-08-24 | Communication control device |
| DE69132236T DE69132236T2 (en) | 1990-08-22 | 1991-08-21 | Transmission control system |
| EP91114022A EP0473059B1 (en) | 1990-08-22 | 1991-08-21 | Communication control system |
| US08/316,830 US5430844A (en) | 1990-08-22 | 1994-10-03 | Communication control system for transmitting, from one data processing device to another, data along with an identification of the address at which the data is to be stored upon reception |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1990088602U JP2588514Y2 (en) | 1990-08-24 | 1990-08-24 | Communication control device |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0446740U JPH0446740U (en) | 1992-04-21 |
| JP2588514Y2 true JP2588514Y2 (en) | 1999-01-13 |
Family
ID=31821950
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1990088602U Expired - Fee Related JP2588514Y2 (en) | 1990-08-22 | 1990-08-24 | Communication control device |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2588514Y2 (en) |
-
1990
- 1990-08-24 JP JP1990088602U patent/JP2588514Y2/en not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0446740U (en) | 1992-04-21 |
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