JP2565303Y2 - Ceramic substrate for semiconductor package - Google Patents
Ceramic substrate for semiconductor packageInfo
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Description
【０００１】[0001]
【産業上の利用分野】本考案は、半導体素子をその内部
に気密に封入するための半導体パッケージ用セラミック
基板に関する。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a ceramic substrate for a semiconductor package for hermetically sealing a semiconductor element therein.
【０００２】[0002]
【従来の技術】半導体パッケージ用セラミック基板は、
単体あるいはパッケージの状態で搬送する際に、互いに
衝突して、エッジ部にチッピングが発生しやすかった。
そこで、図４に示すように、セラミック基板20のキャビ
ティ部21を形成した面と反対側の主面22と、外周端面23
との境界部にエッジレリーフと呼ばれる、微小な段差を
有し、丸みをもった二つの稜部からなる段部24を形成し
たものがあった（特開昭57-62546号公報参照）。また、
図示していないが、さらに耐チッピング性を増すため
に、上記段部24の段差を増やし、三つの稜部を形成した
半導体パッケージ用セラミック基板を本発明者等は既に
提案した（実開平2-68447 号公報参照）。2. Description of the Related Art Ceramic substrates for semiconductor packages are:
When they are transported individually or in the form of a package, they collide with each other and chipping is likely to occur at the edges.
Therefore, as shown in FIG. 4, a main surface 22 of the ceramic substrate 20 opposite to the surface on which the cavity portion 21 is formed, and an outer peripheral end surface 23 are formed.
In some cases, a step portion 24 having a small step called an edge relief and having two rounded ridges is formed at a boundary portion with the boundary (see Japanese Patent Application Laid-Open No. 57-62546). Also,
Although not shown, in order to further increase the chipping resistance, the present inventors have already proposed a ceramic substrate for a semiconductor package in which the steps of the step portion 24 are increased and three ridges are formed (see Japanese Utility Model Application Laid-Open No. H08-260, 1988). No. 68447).
【０００３】[0003]
【考案が解決しようとする課題】ところが、上記段部24
の深さｈは、セラミック基板の厚みＨに対して10％程度
でしかなかったため、耐チッピング性は完全ではなく、
半導体パッケージに組み立てて搬送する際に、チッピン
グ発生を避けられなかった。そのため、搬送条件が厳し
い場合は、プラスチックバンパーと呼ばれる緩衝材を各
半導体パッケージに取り付けなければならず、手間のか
かるものであった。[Problem to be solved by the invention]
Is only about 10% of the thickness H of the ceramic substrate, so the chipping resistance is not perfect.
When assembling and transporting in a semiconductor package, chipping was unavoidable. Therefore, when the transport conditions are severe, a buffer material called a plastic bumper must be attached to each semiconductor package, which is troublesome.
【０００４】[0004]
【課題を解決するための手段】上記に鑑みて、本考案は
半導体パッケージ用セラミック基板におけるキャビティ
部を形成した面と反対側の主面と、外周端面との境界部
に、該セラミック基板厚みの20〜50％の深さをもった段
部を形成したものである。SUMMARY OF THE INVENTION In view of the above, the present invention provides a ceramic substrate for a semiconductor package with a thickness of the ceramic substrate at the boundary between the main surface opposite to the surface on which the cavity is formed and the outer peripheral end surface. A step having a depth of 20 to 50% is formed.
【０００５】[0005]
【実施例】以下本考案実施例を図によって説明する。図
１に示すように、本考案の半導体パッケージ用セラミッ
ク基板10は、キャビティ部11を有し、該キャビティ部11
を形成した平面16と反対側の主面12と、外周端面13との
境界部に段部14を形成してある。この段部14の拡大図を
図２に示すように、外周端面13側から微小な平坦部141
および比較的大きな斜面142 を形成し、さらにこの斜面
142 と主面12との境界部に、微小な平坦部143 、145 お
よび斜面144 、146 を形成してある。したがって、この
段部14は、合計三つの平坦部と三つの斜面からなる三段
形状となっている。BRIEF DESCRIPTION OF THE DRAWINGS FIG. As shown in FIG. 1, the ceramic substrate 10 for a semiconductor package according to the present invention has a cavity portion 11.
A step 14 is formed at the boundary between the outer peripheral end face 13 and the main surface 12 on the opposite side to the plane 16 on which is formed. As shown in FIG. 2, an enlarged view of the step portion 14 has a small flat portion 141 from the outer peripheral end surface 13 side.
And a relatively large slope 142 is formed.
Fine flat portions 143 and 145 and slopes 144 and 146 are formed at the boundary between the main surface 12 and the main surface 12. Therefore, the step portion 14 has a three-step shape including a total of three flat portions and three slopes.
【０００６】また、上記段部14の深さｈは、セラミック
基板10全体の厚みＨに対して20〜50％と、深く形成して
あることにより、耐チッピング性を極めて高くできる。
なお、このように、深く形成してあるため、斜面142 と
主面12との境界部にチッピングが発生する恐れがある
が、この部分にも平坦部143 、145 、斜面144 、146 に
より、二段の段部を形成してあるため、チッピングが発
生しにくい。Further, the depth h of the step portion 14 is as large as 20 to 50% of the thickness H of the entire ceramic substrate 10, so that the chipping resistance can be extremely increased.
Note that chipping may occur at the boundary between the inclined surface 142 and the main surface 12 due to such deep formation, but the flat portions 143 and 145 and the inclined surfaces 144 and 146 also cause chipping at this portion. Since the step portion of the step is formed, chipping hardly occurs.
【０００７】さらに、このセラミック基板10は、キャビ
ティ部11を形成した平面16と外周端面13との境界部に
も、微小な平坦部151 、斜面152 により段部15を形成し
てある。この段部15は、セラミック基板10を単体で搬送
する際にチッピングを防止するとともに、パッケージと
して組み立てる際に、封止ガラスのガラスだまりとして
作用し、シール性を高めるものである。Further, the ceramic substrate 10 has a stepped portion 15 formed by a minute flat portion 151 and a sloped surface 152 also at the boundary between the plane 16 on which the cavity portion 11 is formed and the outer peripheral end surface 13. The step 15 prevents chipping when the ceramic substrate 10 is transported by itself, and acts as a glass pool of sealing glass when assembling as a package, thereby improving sealing properties.
【０００８】また、本考案の他の実施例として、図３に
示すように、段部14として、一つの平坦部141 と斜面14
2 を形成したものであってもよい。この場合でも段部14
の深さｈをセラミック基板10の厚みＨの20〜50％として
おけば優れた耐チッピング性を示す。さらに、図示して
いないが、図３に示すセラミック基板10の斜面142 と主
面12との境界部に、もう一段段部を形成して、合計二段
形状とすることもできる。Further, as another embodiment of the present invention, as shown in FIG.
2 may be formed. Even in this case, step 14
When the depth h is set to 20 to 50% of the thickness H of the ceramic substrate 10, excellent chipping resistance is exhibited. Further, although not shown, another step may be formed at the boundary between the inclined surface 142 and the main surface 12 of the ceramic substrate 10 shown in FIG. 3 to form a total of two steps.
【０００９】さらに、本考案において段部とは、平坦部
とこれに連続する斜面から形成されているが、この形状
に限るものではなく、たとえば曲面状に形成された段部
であってもよい。Furthermore, in the present invention, the step portion is formed of a flat portion and a slope connected to the flat portion, but is not limited to this shape, and may be, for example, a step portion formed in a curved shape. .
【００１０】なお、本考案のセラミック基板10は、Al2
O 3 を主成分とし、SiO 2 、CaO 、MgO などの焼結助剤
を含有するアルミナセラミックス、あるいはその他のセ
ラミックスからなり、プレス成形によって所定形状に成
形した後、所定の温度、雰囲気中で焼成することによっ
て得られる。そして、プレス成形時に金型を所定の形状
としておくことによって、上記段部14、15の形状を容易
に形成することができる。また、焼成後のセラミック基
板10にはバレル研磨を施すことから、上記実施例におい
て、段部14、15の稜部には、微小な丸みが形成されるこ
とになる。The ceramic substrate 10 of the present invention is made of Al 2
It is made of alumina ceramics or other ceramics containing O 3 as a main component and sintering aids such as SiO 2 , CaO, MgO, etc., and after being formed into a predetermined shape by press molding, it is fired at a predetermined temperature and atmosphere. It is obtained by doing. The shape of the steps 14 and 15 can be easily formed by forming the mold into a predetermined shape at the time of press molding. In addition, since the baked ceramic substrate 10 is subjected to barrel polishing, the edges of the steps 14 and 15 have minute roundness in the above embodiment.
【００１１】実験例 ここで、上記段部14の深さｈと、斜面142 の角度θの最
適範囲を求めるために実験を行った。図２に示す三段形
状のセラミック基板10をアルミナセラミックスにより形
成し、厚みＨを2.0mm とした。そして、表１に示すよう
に、段部14の深さｈと、斜面142 の角度θをさまざまに
変化させたものを、それぞれ100 個試作し、チッピング
発生率を調べる実験を行った。 Experimental Example Here, an experiment was conducted to determine the optimum range of the depth h of the step 14 and the angle θ of the slope 142. A three-stage ceramic substrate 10 shown in FIG. 2 was formed of alumina ceramics, and the thickness H was 2.0 mm. Then, as shown in Table 1, 100 prototypes each having various changes in the depth h of the step portion 14 and the angle θ of the slope 142 were subjected to an experiment for examining the chipping occurrence rate.
【００１２】実験は、プラスチックチューブ中に、セラ
ミック基板10を４個ずつ収容し、このチューブの一方端
がそれぞれ水平面よりも52°上方となる範囲で、23往復
／分の速度で振り子状に往復運動させて、各セラミック
基板10を衝突させ（チューブロックテスト）た後、各セ
ラミック基板10の外観を調べ、最大幅0.5mm 以上のチッ
ピングが発生したものを不良とした。それぞれ、不良発
生率は表１の通りである。In the experiment, four ceramic substrates 10 were housed in a plastic tube, and one end of the tube was reciprocated in a pendulum shape at a speed of 23 reciprocations / minute within a range of 52 ° above the horizontal plane. After the movement, each ceramic substrate 10 was caused to collide (tube lock test), the appearance of each ceramic substrate 10 was examined, and a chip having a maximum width of 0.5 mm or more was determined to be defective. Table 1 shows the defect occurrence rates.
【００１３】[0013]
【表１】 [Table 1]
【００１４】表１中、深さｈは、全体の厚みＨに対する
割合を括弧中に示した。この結果より明らかに、深さｈ
が全体厚みＨの10％では、チッピング不良率が高かった
が、全体厚みＨの20％以上になると、チッピング不良率
が格段に低くなった。ただし、深さｈが全体厚みＨの50
％になると、反対側のエッジにチッピングが発生しやす
くなり、チッピング不良率が高くなった。したがって、
段部14の深さｈは、セラミック基板10の厚みＨの20〜50
％としたものが優れていた。In Table 1, the ratio of the depth h to the total thickness H is shown in parentheses. Clearly from this result, the depth h
When the total thickness H was 10%, the chipping defect rate was high, but when the total thickness H was 20% or more, the chipping defect rate was significantly reduced. However, the depth h is 50 of the total thickness H.
%, Chipping was likely to occur on the opposite edge, and the chipping defect rate increased. Therefore,
The depth h of the step 14 is 20 to 50 times the thickness H of the ceramic substrate 10.
% Was excellent.
【００１５】また、斜面の角度θについては、θが15°
より小さいと段部の効果がなく、θを大きくするほどチ
ッピング不良率を低くできた。ただし、θが60°より大
きいと、発生したクラックが斜面上を進展しやすくな
り、大きなチッピングが発生するため、チッピング不良
率が高くなった。なお、この角度θが15°より小さい
と、製造工程中プレス成形時に上パンチが抜けにくく、
また上パンチの形状が薄くなるため欠けやすい、などの
問題点があることから、通常角度θは15°以上とする必
要があった。したがって、斜面の角度θは15〜60°とし
たものが優れていた。The angle θ of the slope is 15 °.
If it is smaller, there is no effect of the stepped portion, and the larger the θ, the lower the chipping defect rate. However, when θ was larger than 60 °, the generated cracks easily propagated on the slope, and large chipping occurred, so that the chipping defect rate increased. If this angle θ is smaller than 15 °, the upper punch is difficult to come off during press forming during the manufacturing process,
In addition, since the shape of the upper punch is thin, the chip tends to be chipped, and the like. Therefore, the normal angle θ needs to be 15 ° or more. Therefore, the angle θ of the slope of 15 to 60 ° was excellent.
【００１６】結局、セラミック基板10の段部14の深さｈ
は、全体厚みＨの20〜50％としたものがよく、さらに、
斜面142 の角度θを15〜60°とすれば、特に耐チッピン
グ性が優れていることがわかった。After all, the depth h of the step 14 of the ceramic substrate 10
Is preferably 20 to 50% of the total thickness H.
It was found that when the angle θ of the slope 142 was 15 to 60 °, the chipping resistance was particularly excellent.
【００１７】なお、上記実験例では、最も大きな斜面14
2 の角度θのみについて述べたが、三段形状とする場合
は、他の小さな斜面144 、146 の角度についても同様に
15〜60°としたものが優れていた。In the above experimental example, the largest slope 14
Although only the angle θ of 2 has been described, in the case of a three-stage shape, the angles of the other small slopes 144 and 146 are similarly set.
Those set at 15-60 ° were excellent.
【００１８】また、図３に示す一段形状の段部14をもっ
たセラミック基板10、および二段形状のセラミック基板
についても、上記と同様の実験を行ったところ、やはり
段部14の深さｈを全体厚みＨの20〜50％としておけば、
格段に優れた耐チッピング性を示した。The same experiment as described above was performed on the ceramic substrate 10 having the single-stepped step 14 and the two-step-shaped ceramic substrate shown in FIG. Is 20-50% of the total thickness H,
Excellent chipping resistance was exhibited.
【００１９】[0019]
【考案の効果】このように、本願考案によれば、半導体
パッケージ用セラミック基板に対し、キャビティ部を形
成した面と反対側の面と、外周端面との境界部に、該セ
ラミック基板厚みの20〜50％の深さをもった段部を形成
したことによって、格段に耐チッピング性を大きくする
ことができる。したがって、セラミック基板単体あるい
はパッケージの搬送時に、欠け等の発生が少なく、生産
効率を高められるだけでなく、搬送条件が厳しい場合で
も、プラスチックバンパーなどの緩衝材を取り付ける必
要がなく、極めて効率的である。As described above, according to the invention of the present application, the thickness of the ceramic substrate for the semiconductor package is set at the boundary between the surface opposite to the surface on which the cavity portion is formed and the outer peripheral end surface. By forming a step having a depth of about 50%, chipping resistance can be remarkably increased. Therefore, when transferring the ceramic substrate alone or the package, there is little occurrence of chipping and the like, and not only can the production efficiency be improved, but also when the transfer conditions are severe, there is no need to attach a cushioning material such as a plastic bumper, which is extremely efficient. is there.
【図１】本考案実施例に係る半導体パッケージ用セラミ
ック基板を示す断面図である。FIG. 1 is a cross-sectional view illustrating a ceramic substrate for a semiconductor package according to an embodiment of the present invention.
【図２】図１における段部の拡大断面図である。FIG. 2 is an enlarged sectional view of a step portion in FIG.
【図３】本考案の他の実施例を示す、段部の拡大断面図
である。FIG. 3 is an enlarged sectional view of a step portion showing another embodiment of the present invention.
【図４】従来の半導体パッケージ用セラミック基板を示
す断面図である。FIG. 4 is a cross-sectional view showing a conventional ceramic substrate for a semiconductor package.
１０ セラミック基板 １１ キャビティ部 １２ 主面 １３ 外周端面 １４ 段部 Reference Signs List 10 ceramic substrate 11 cavity portion 12 main surface 13 outer peripheral end surface 14 step portion
───────────────────────────────────────────────────── フロントページの続き (72)考案者 松瀬 和彦 滋賀県蒲生郡蒲生町川合10番地の１ 京 セラ株式会社 滋賀蒲生工場内 合議体 審判長 橋本 虎之助 審判官 神崎 潔 審判官 伊藤 明 (56)参考文献 実開 平２−68447（ＪＰ，Ｕ) ──────────────────────────────────────────────────続 き Continuing on the front page (72) Inventor Kazuhiko Matsuse 1-10-10 Kawai, Gamo-cho, Gamo-gun, Shiga Prefecture Kyocera Co., Ltd. Shiga-Gamo Factory Joint Panel Judge Toranosuke Hashimoto Judge Kiyoshi Kanzaki Judge Akira Ito (56) References Japanese Utility Model Hei 2-68447 (JP, U)
Claims (1)
板において、半導体素子を収納するキャビティ部が形成
された面と反対側の主面と、外周端面との境界部に、上
記セラミック基板厚みに対し20〜50％の深さを持った段
部を形成し、この段部を構成する主斜面の厚み方向に対
する角度θを15〜60°としたことを特徴とする半導体パ
ッケージ用セラミック基板。In a ceramic substrate forming a semiconductor package, a boundary between an outer peripheral end surface and a main surface opposite to a surface on which a cavity for accommodating a semiconductor element is formed, and a ceramic substrate having a thickness of 20 to 20 mm. A step with a depth of 50% is formed, and the thickness of the main slope that constitutes this step is
A ceramic substrate for a semiconductor package, wherein the angle θ is 15 to 60 ° .
Priority Applications (1)
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|---|---|---|---|
| JP1990405558U JP2565303Y2 (en) | 1990-12-28 | 1990-12-28 | Ceramic substrate for semiconductor package |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1990405558U JP2565303Y2 (en) | 1990-12-28 | 1990-12-28 | Ceramic substrate for semiconductor package |
Publications (2)
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|---|---|
| JPH0492649U JPH0492649U (en) | 1992-08-12 |
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Family Applications (1)
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Families Citing this family (1)
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Family Cites Families (1)
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|---|---|---|---|---|
| JPH0731549Y2 (en) * | 1988-11-11 | 1995-07-19 | 京セラ株式会社 | Ceramic substrate for semiconductor package |
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1990
- 1990-12-28 JP JP1990405558U patent/JP2565303Y2/en not_active Expired - Fee Related
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