JP2564670B2 - Method for forming semiconductor MOS transistor - Google Patents
Method for forming semiconductor MOS transistorInfo
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Description
【発明の詳細な説明】 （イ）産業上の利用分野 この発明は、半導体MOSトランジスタの製造方法に関
する。特に、LDD構造或いはDDD構造を形成するための酸
化膜スペーサの改良に関する。The present invention relates to a method for manufacturing a semiconductor MOS transistor. In particular, it relates to improvement of an oxide film spacer for forming an LDD structure or a DDD structure.
（ロ）従来の技術 従来の半導体MOSトランジスタの形成方法は、第２図
（ａ）に示すように、半導体基板20の表面にLOCOS（loc
al oxidation of silicon）法による素子分離層21、ゲ
ート絶縁膜22及びポリシリコンゲート電極23を順に形成
した後、LDDあるいはDDD（第２図（ｄ）における27）形
成用のイオン注入を行い、次に、第１図（ｂ）に示すよ
うにSiO2膜或いはシリコン窒化膜のような絶縁膜24をCV
D法によって堆積し、次に、第１図（ｃ）に示すように
該絶縁膜24をドライエッチング或いはドライエッチング
とウェットエッチングを併用することによってエッチバ
ックしスペーサ25を形成し、この後第１図（ｄ）に示す
ようにイオン注入によってソース26、ドレイン26′を形
成し、層間絶縁膜28を堆積し、リフロー及びソース、ド
レインの活性化のために熱処理を行いコンタクトホール
を形成し、このコンタクトホールにメタル配線29を形成
して行われている。(B) Conventional Technology As shown in FIG. 2 (a), a conventional method for forming a semiconductor MOS transistor is to form a LOCOS (loc) on the surface of the semiconductor substrate 20.
After the element isolation layer 21, the gate insulating film 22 and the polysilicon gate electrode 23 are sequentially formed by the Al oxidation of silicon) method, ion implantation for LDD or DDD (27 in FIG. 2 (d)) formation is performed. Then, as shown in FIG. 1 (b), an insulating film 24 such as a SiO 2 film or a silicon nitride film is formed by CV.
Then, as shown in FIG. 1 (c), the insulating film 24 is etched back by dry etching or a combination of dry etching and wet etching to form spacers 25, and then a first spacer is formed. As shown in FIG. 3D, a source 26 and a drain 26 'are formed by ion implantation, an interlayer insulating film 28 is deposited, and heat treatment is performed for reflow and activation of the source and drain to form a contact hole. The metal wiring 29 is formed in the contact hole.
（ハ）発明が解決しようとする課題 上述の従来技術に於いては、スペーサを形成するため
のCVD絶縁膜膜厚及び膜質のばらつき、エッチバック等
のばらつきによるスペーサ形状のばらつきによりトラン
ジスタ特性がばらつくという問題があった。またスペー
サとシリコン基板との接触角度はほぼ90度となるが、こ
のときソース、ドレイン部のスペーサ下部で結晶欠陥が
発生しやすくなり接合リーク電流が増加するという問題
があった。(C) Problems to be Solved by the Invention In the above-mentioned conventional technique, the transistor characteristics vary due to variations in the CVD insulating film thickness and film quality for forming the spacers, variations in the spacer shape due to variations in etchback, etc. There was a problem. Further, the contact angle between the spacer and the silicon substrate is about 90 degrees, but at this time, there is a problem that crystal defects are likely to occur under the spacer in the source and drain portions and the junction leak current increases.
この発明は上記の課題を解決するためになされたもの
であり、その目的とするところは、スペーサの形状、膜
厚及び膜質のばらつきを減少させ、しかもエッジ部の結
晶欠陥の発生を抑制できる半導体MOSトランジスタの形
成方法を提供することにある。The present invention has been made to solve the above problems, and an object of the present invention is to reduce variations in spacer shape, film thickness, and film quality, and to suppress the occurrence of crystal defects at edge portions. It is to provide a method of forming a MOS transistor.
（ニ）課題を解決するための手段 この発明によれば、シリコン基板上に所定パターンの
シリコン窒化膜をマスクとしてLOCOS法によって酸化膜
を形成し、上記シリコン窒化膜を再びマスクとして上記
LOCOS法による酸化膜をエッチングすることによって両
側にLOCOS法による酸化膜の残存部を有する溝を形成
し、この溝の底部にゲート絶縁膜を形成した後にこの溝
内に導電性材料を埋込むことによって両側に酸化膜スペ
ーサを有するゲート電極層を形成することを特徴とする
半導体MOSトランジスタの形成方法が提供される。(D) Means for Solving the Problems According to the present invention, an oxide film is formed on a silicon substrate by a LOCOS method using a silicon nitride film having a predetermined pattern as a mask, and the silicon nitride film is used as a mask again.
Etching the oxide film by the LOCOS method to form a groove with the remaining part of the oxide film by the LOCOS method on both sides, form a gate insulating film at the bottom of the groove, and then fill the groove with a conductive material. Provides a method for forming a semiconductor MOS transistor, which comprises forming a gate electrode layer having oxide film spacers on both sides.
この発明においては、シリコン基板の表層に所定パタ
ーンのシリコン窒化膜をマスクとしてLOCOS法によって
酸化膜を形成する。In the present invention, an oxide film is formed on the surface layer of the silicon substrate by the LOCOS method using the silicon nitride film having a predetermined pattern as a mask.
このLOCOS法による酸化膜は、ゲート電極層の両側に
配置される酸化膜スペーサを形成するためのものであっ
て、シリコン基板の表層に所定パターンのシリコン窒化
膜をマスクとしてLOCOS法によって形成することができ
る。The oxide film formed by this LOCOS method is for forming oxide film spacers arranged on both sides of the gate electrode layer, and should be formed by the LOCOS method using a silicon nitride film of a predetermined pattern as a mask on the surface layer of the silicon substrate. You can
このLOCOS法による酸化膜の外形は、通常0.4〜0.8μ
ｍの膜厚で0.4〜数μｍの幅の中央部とこの中央部の両
側に、通常0.1〜0.8μｍの幅で徐々に膜厚が低下する端
部を有する断面形状からなる。このシリコン窒化膜は、
シリコン基板上のLOCOS法による酸化膜を形成しない領
域をLOCOS法の酸化処理に対してマスクしかつ得られたL
OCOS法による酸化膜の両端部をエッチングに対してマス
クするためのものであって、シリコン基板上に、例えば
CVD法等によって所定パターンに形成して用いることが
できる。The outer shape of the oxide film by this LOCOS method is usually 0.4 to 0.8 μ.
The cross-sectional shape has a central portion having a thickness of m and a width of 0.4 to several μm, and both ends of the central portion, which have a width of 0.1 to 0.8 μm and whose thickness gradually decreases. This silicon nitride film is
The obtained L is obtained by masking the region on the silicon substrate where the oxide film is not formed by the LOCOS method against the oxidation treatment of the LOCOS method.
For masking both ends of the oxide film by the OCOS method against etching, on the silicon substrate, for example,
It can be formed into a predetermined pattern by the CVD method or the like and used.
この発明においては、このシリコン窒化膜を再びマス
クとして上記LOCOS法による酸化膜をエッチングするこ
とによって、両側にLOCOS法による酸化膜の残存部を有
する溝を形成する。この溝は、導電性材料を埋込むため
のものであって、通常幅0.4〜数μｍ、深さ0.4〜0.8μ
ｍの外形を有し、上記シリコン窒化膜をマスクとしてエ
ッチングすることによって形成することができる。ま
た、このエッチングによってLOCOS法による酸化膜の両
側が残され、このLOCOS法による酸化膜の残存部が酸化
膜スペーサを形成することになる。In the present invention, the silicon nitride film is used as a mask again to etch the oxide film by the LOCOS method to form a groove having a remaining portion of the oxide film by the LOCOS method on both sides. This groove is for embedding a conductive material, and usually has a width of 0.4 to several μm and a depth of 0.4 to 0.8 μm.
It has an outer shape of m and can be formed by etching using the silicon nitride film as a mask. Further, this etching leaves both sides of the oxide film formed by the LOCOS method, and the remaining portion of the oxide film formed by the LOCOS method forms an oxide film spacer.
この酸化膜スペーサは、ソース・ドレイン形成のイオ
ン注入に対してマスクの作用として酸化膜スペーサの下
部シリコン基板内にLDD或いはDDDを形成するためのもの
であって、膜質や膜厚及び形状のばらつきがなく、シリ
コン基板との接触角度が小さくスペーサ下部で結晶欠陥
や接合リーク電流の増加のないものが適している。この
スペーサの外形は、通常幅が0.1〜0.2μｍを有し、この
幅に対して膜厚が、通常0.4〜0.6μｍから０μｍまで徐
々に低下するのが適しており、シリコン基板との接触角
度が、90°よりも小さくなる方が効果が大きい。This oxide film spacer is for forming LDD or DDD in the lower silicon substrate of the oxide film spacer as a masking effect on the ion implantation for forming the source / drain, and variations in film quality, film thickness and shape. It is suitable that the contact angle with the silicon substrate is small and there is no crystal defect or increase in junction leakage current under the spacer. The outer shape of this spacer normally has a width of 0.1 to 0.2 μm, and it is suitable that the film thickness usually gradually decreases from 0.4 to 0.6 μm to 0 μm with respect to this width. However, the effect is greater when it is smaller than 90 °.
この発明においては、この溝の底部にゲート絶縁膜を
形成した後にこの溝内に導電性材料を埋込むことによっ
て両側に酸化膜スペーサを有するゲート電極層を形成す
る。このゲート電極膜は、例えば熱酸化法等によって形
成することができる。この導電性材料は、ゲート電極層
を形成するためのものであって、例えば不純物を高濃度
にドーピングされたポリシリコン、タングステン、タン
グステンシリサイド等を用いることができる。In the present invention, a gate insulating film is formed at the bottom of the groove, and then a conductive material is buried in the groove to form a gate electrode layer having oxide film spacers on both sides. This gate electrode film can be formed by, for example, a thermal oxidation method or the like. This conductive material is for forming a gate electrode layer, and for example, polysilicon doped with impurities at a high concentration, tungsten, tungsten silicide, or the like can be used.
この発明においては、この後にソース、ドレインのイ
オン注入を行って半導体MOSトランジスタを形成するこ
とができる。In the present invention, after that, the source and drain are ion-implanted to form a semiconductor MOS transistor.
（ホ）作用 シリコン窒化膜パターンをマスクとして形成されたLO
COS法による酸化膜が、酸化膜スペーサの半導体基板に
対する接触角度を下げかつ膜質のばらつきを解消させ、
上記シリコン窒化膜が、再び酸化膜スペーサ形成のマス
クとして作用して得られる酸化膜スペーサの形状のばら
つきを減少させる。(E) Action LO formed using the silicon nitride film pattern as a mask
The oxide film by the COS method reduces the contact angle of the oxide film spacer to the semiconductor substrate and eliminates variations in film quality,
The silicon nitride film acts as a mask for forming the oxide film spacer again to reduce the variation in the shape of the oxide film spacer.
（ヘ）実施例 以下に、この発明の実施例を図面を参照して説明す
る。(F) Embodiment An embodiment of the present invention will be described below with reference to the drawings.
まず、第１図（ａ）に示すように、シリコン基板１の
表面に熱酸化によるシリコン酸化膜２を介してCVD法に
よって所定パターンのシリコン窒化膜４を形成し、改良
型LOCOS法を用いて、いずれも膜厚6000Åの素子分離用
酸化膜３及びトランジスタのスペーサ用酸化膜３′を形
成する。First, as shown in FIG. 1 (a), a silicon nitride film 4 having a predetermined pattern is formed on a surface of a silicon substrate 1 through a silicon oxide film 2 formed by thermal oxidation by a CVD method, and an improved LOCOS method is used. In both cases, an element isolation oxide film 3 and a transistor spacer oxide film 3'having a film thickness of 6000Å are formed.
次に第１図（ｂ）に示すように、フォトレジスト膜を
用いて素子分離用酸化膜をマスクし、シリコン窒化膜４
をマスクとして等方性エッチングによりスペーサ用酸化
膜３′を2000Åエッチングし、さらに続いて異方性エッ
チングによりスペーサ用酸化膜３′を4000Åエッチング
し、このエッチングの残存部で幅0.2μｍの酸化膜スペ
ーサ６を形成する。この酸化膜スペーサは、幅がシリコ
ン窒化膜パターン４によって決定されるので均一であ
り、膜質がLOCOS法のため均一であり、ばらつきを受け
にくい。またシリコン基板１とスペーサ６の接触角は、
50〜70°と小さく、ソース、ドレイン注入によるダメー
ジを低減できる。Next, as shown in FIG. 1B, the silicon oxide film 4 is formed by masking the element isolation oxide film with a photoresist film.
Is used as a mask to etch the spacer oxide film 3'by 2000 Å by isotropic etching, and then the spacer oxide film 3'is etched by 4000 Å by anisotropic etching. The spacer 6 is formed. The width of the oxide film spacer is uniform because the width is determined by the silicon nitride film pattern 4, and the film quality is uniform due to the LOCOS method, and is less susceptible to variations. The contact angle between the silicon substrate 1 and the spacer 6 is
It is as small as 50 to 70 °, and damage caused by source and drain implantation can be reduced.
次に、第１図（ｃ）に示すように、フォトレジスト５
及びシリコン窒化膜４を除去し、熱酸化法によってゲー
ト絶縁酸化膜８を形成後、ポリシリコン膜７を3000Å堆
積し、リンをドーピングする。Next, as shown in FIG. 1C, the photoresist 5
Then, the silicon nitride film 4 is removed, and the gate insulating oxide film 8 is formed by the thermal oxidation method. Then, the polysilicon film 7 is deposited at 3000 Å and phosphorus is doped.
次に、第１図（ｄ）に示すように、ポリシリコン膜７
をエッチバックしリンを100KeV、３×1013／cm2、ヒ素
を60KeV 5×1015／cm2注入してゲート電極13を形成す
る。この後層間絶縁膜９の堆積、リフロー、コンタクト
孔の形成、メタル配線層12の形成を通常のプロセスで順
次行いＮチャネル型トランジスタを形成する。Next, as shown in FIG. 1D, the polysilicon film 7
Is etched back, phosphorus is implanted at 100 KeV, 3 × 10 13 / cm 2 , and arsenic is implanted at 60 KeV 5 × 10 15 / cm 2 to form the gate electrode 13. After that, deposition of the interlayer insulating film 9, reflow, formation of contact holes, and formation of the metal wiring layer 12 are sequentially performed by a normal process to form an N-channel type transistor.
（ト）発明の効果 この発明の半導体MOSトランジスタの製造方法は、膜
質のばらつき及びエッチングによるスペーサの幅のばら
つきを低減することができる。(G) Effect of the Invention The method for manufacturing a semiconductor MOS transistor of the present invention can reduce variations in film quality and variations in spacer width due to etching.
また、スペーサエッジ部のシリコン表面との接触角を
小さくできるためイオン注入後Ｐ−Ｎ接合部に発生する
結晶欠陥を抑制でき、大きな接合リーク電流が発生する
ことを防止することができる。Further, since the contact angle of the spacer edge portion with the silicon surface can be made small, it is possible to suppress crystal defects occurring in the P-N junction portion after ion implantation, and prevent a large junction leakage current from occurring.
第１図は、この発明の実施例で作製した半導体MOSトラ
ンジスタの製造工程の説明図、第２図は、従来の半導体
MOSトランジスタの製造工程の説明図である。 １……シリコン基板、２……シリコン酸化膜、３……素
子分離用酸化膜、３′……スペーサ用酸化膜、４……シ
リコン窒化膜、５……フォトレジスト、６……酸化膜ス
ペーサ、７……ポリシリコン膜、８……ゲート絶縁酸化
膜、９……層間絶縁膜、10,11……ソース・ドレイン、1
2……メタル配線層、13……ゲート電極。FIG. 1 is an explanatory view of a manufacturing process of a semiconductor MOS transistor manufactured in an embodiment of the present invention, and FIG. 2 is a conventional semiconductor
It is an explanatory view of a manufacturing process of a MOS transistor. 1 ... Silicon substrate, 2 ... Silicon oxide film, 3 ... Element isolation oxide film, 3 '... Spacer oxide film, 4 ... Silicon nitride film, 5 ... Photoresist, 6 ... Oxide film spacer , 7 ... Polysilicon film, 8 ... Gate insulating oxide film, 9 ... Interlayer insulating film, 10, 11 ... Source / drain, 1
2 …… Metal wiring layer, 13 …… Gate electrode.
Claims (1)
窒化膜をマスクとしてLOCOS法によって酸化膜を形成
し、上記シリコン窒化膜を再びマスクとして上記LOCOS
法による酸化膜をエッチングすることによって両側にLO
COS法による酸化膜の残存部を有する溝を形成し、この
溝の底部にゲート絶縁膜を形成した後にこの溝内に導電
性材料を埋込むことによって両側に酸化膜スペーサを有
するゲート電極層を形成することを特徴とする半導体MO
Sトランジスタの形成方法。1. An LOCOS method is used to form an oxide film on a silicon substrate by using a silicon nitride film having a predetermined pattern as a mask, and the silicon nitride film is again used as a mask.
LO on both sides by etching the oxide film by the method
A groove having an oxide film remaining portion is formed by the COS method, a gate insulating film is formed at the bottom of the groove, and then a conductive material is embedded in the groove to form a gate electrode layer having oxide film spacers on both sides. Semiconductor MO characterized by forming
Method of forming S-transistor.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2005857A JP2564670B2 (en) | 1990-01-12 | 1990-01-12 | Method for forming semiconductor MOS transistor |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2005857A JP2564670B2 (en) | 1990-01-12 | 1990-01-12 | Method for forming semiconductor MOS transistor |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH03211772A JPH03211772A (en) | 1991-09-17 |
| JP2564670B2 true JP2564670B2 (en) | 1996-12-18 |
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ID=11622648
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
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| JP2005857A Expired - Fee Related JP2564670B2 (en) | 1990-01-12 | 1990-01-12 | Method for forming semiconductor MOS transistor |
Country Status (1)
| Country | Link |
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| JP (1) | JP2564670B2 (en) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP6243748B2 (en) * | 2014-02-05 | 2017-12-06 | 旭化成エレクトロニクス株式会社 | Semiconductor device and manufacturing method thereof |
-
1990
- 1990-01-12 JP JP2005857A patent/JP2564670B2/en not_active Expired - Fee Related
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| JPH03211772A (en) | 1991-09-17 |
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