JP2562158B2 - データ伝送装置 - Google Patents
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Description
【発明の詳細な説明】 ［産業上の利用分野］ 本発明は、PLL回路を使用してデジタルデータを２つ
の異なる周波数信号の組合わせでなるFSK信号に変調す
るデータ伝送装置に関する。
の異なる周波数信号の組合わせでなるFSK信号に変調す
るデータ伝送装置に関する。
［従来技術］ 従来、プリスケーラ方式のPLL回路を使用したFSK変調
装置としては、例えば第４図のものが知られている。
装置としては、例えば第４図のものが知られている。
第４図において、PLL回路は基準発振器１、位相比較
器２、ローパスフィルタ３、電圧制御発振器４、プリス
ケーラ５及びプログラマブルカウンタ６で構成され、基
準発振周波数をfr、プリスケーラの分周比を1/P、更に
プログラムカウンタ６の分周比を1/Nとすると、電圧制
御発振器４の発振周波数f0は、 f0＝Ｎ・Ｐ・fr に制御される。
器２、ローパスフィルタ３、電圧制御発振器４、プリス
ケーラ５及びプログラマブルカウンタ６で構成され、基
準発振周波数をfr、プリスケーラの分周比を1/P、更に
プログラムカウンタ６の分周比を1/Nとすると、電圧制
御発振器４の発振周波数f0は、 f0＝Ｎ・Ｐ・fr に制御される。
このようなプリスケーラ方式のPLL回路を用いてデジ
タルデータをFSKに変調するため、デジタルデータをア
ンプ７で増幅した後にローパスフィルタ８で直流電圧信
号に変換して電圧制御発振器４に制御電圧として印加す
る。
タルデータをFSKに変調するため、デジタルデータをア
ンプ７で増幅した後にローパスフィルタ８で直流電圧信
号に変換して電圧制御発振器４に制御電圧として印加す
る。
即ち、デジタルデータのビット「０」に対応した制御
電圧Vhを電圧制御発振器４に印加することで、PLLロッ
ク状態の中心周波数f0に対し発振周波数が所定周波数＋
Δｆだけシフトし、一方、ビット「１」に対応した制御
電圧Vlを印加することで中心周波数に対し発振周波数が
所定周波数−Δｆだけシフトする。このため、データビ
ット「０」で（f0＋Δｆ）に、またデータビット「１」
で（f0−Δｆ）となる異なる周波数をもつFSK信号に変
調され、アンプ９及びバンドパスフィルタ10を介して同
軸ケーブル等の伝送線路に送出する。
電圧Vhを電圧制御発振器４に印加することで、PLLロッ
ク状態の中心周波数f0に対し発振周波数が所定周波数＋
Δｆだけシフトし、一方、ビット「１」に対応した制御
電圧Vlを印加することで中心周波数に対し発振周波数が
所定周波数−Δｆだけシフトする。このため、データビ
ット「０」で（f0＋Δｆ）に、またデータビット「１」
で（f0−Δｆ）となる異なる周波数をもつFSK信号に変
調され、アンプ９及びバンドパスフィルタ10を介して同
軸ケーブル等の伝送線路に送出する。
しかし、このような従来のデータ伝送装置にあって
は、マンチェスターコードのように常にビット状態が変
化するデジタルデータの変調は問題ないが、第５図に示
すようなNRZ符号方式（non−return to zero change at
one）のような１つのビット状態が長く続くデジタルデ
ータについては、ビット反転でシフトした周波数がPLL
回路のフィードバック作用により元の中心周波数に戻っ
てしまい、NRZ符号方式等によるデータについてはPLL回
路によるFSK信号への変調ができないという問題があっ
た。
は、マンチェスターコードのように常にビット状態が変
化するデジタルデータの変調は問題ないが、第５図に示
すようなNRZ符号方式（non−return to zero change at
one）のような１つのビット状態が長く続くデジタルデ
ータについては、ビット反転でシフトした周波数がPLL
回路のフィードバック作用により元の中心周波数に戻っ
てしまい、NRZ符号方式等によるデータについてはPLL回
路によるFSK信号への変調ができないという問題があっ
た。
そこで本願発明者等にあっては、PLL回路に設けたプ
ログラマブルカウンタの分周比をデータビット0,1に応
じて切換える方式、若しくは位相比較器に対する基準発
振器の発振周波数をデータビット0,1に応じて切換える
方式を提案しており、これらの方式により１つのビット
状態が長く継続するNRZ符号方式のデジタルデータであ
っても確実にビット0,1に応じて異なる周波数をもったF
SK信号に変調できるようにしている。
ログラマブルカウンタの分周比をデータビット0,1に応
じて切換える方式、若しくは位相比較器に対する基準発
振器の発振周波数をデータビット0,1に応じて切換える
方式を提案しており、これらの方式により１つのビット
状態が長く継続するNRZ符号方式のデジタルデータであ
っても確実にビット0,1に応じて異なる周波数をもったF
SK信号に変調できるようにしている。
［発明が解決しようとする問題点］ しかしながら、データビットに応じて分周比又は基準
周波数を切換える方式にあっては、分周比又は基準周波
数を切換えてからPLL回路の電圧制御発振器が所定の発
振周波数に落ち付くまでにフィードバック制御による応
答遅れがあり、このPLL回路の応答性に依存してFSK変調
によるデータ伝送速度が制限され、高速のデータ伝送が
できないという問題があった。
周波数を切換える方式にあっては、分周比又は基準周波
数を切換えてからPLL回路の電圧制御発振器が所定の発
振周波数に落ち付くまでにフィードバック制御による応
答遅れがあり、このPLL回路の応答性に依存してFSK変調
によるデータ伝送速度が制限され、高速のデータ伝送が
できないという問題があった。
［問題点を解決するための手段］ 本発明は、このような問題点に鑑みてなされたもの
で、PLL回路の応答性に制約されることなく高速のデー
タ伝送ができるデータ伝送装置を提供することを目的と
する。
で、PLL回路の応答性に制約されることなく高速のデー
タ伝送ができるデータ伝送装置を提供することを目的と
する。
この目的を達成するため本発明にあっては、デジタル
データを分周比に切り換えまたは基準周波数発信器の切
り換えによるPLL回路の制御で異なる周波数信号の組合
わせでなるFSK信号に変調して出力するデータ伝送装置
に於いて、PLL回路の電圧制御発振器に、デジタルデー
タのビット信号を微分した制御電圧を供給して、強制的
に周波数をシフトさせる手段を設けたものである。
データを分周比に切り換えまたは基準周波数発信器の切
り換えによるPLL回路の制御で異なる周波数信号の組合
わせでなるFSK信号に変調して出力するデータ伝送装置
に於いて、PLL回路の電圧制御発振器に、デジタルデー
タのビット信号を微分した制御電圧を供給して、強制的
に周波数をシフトさせる手段を設けたものである。
［作用］ このような構成を備えた本発明のデータ伝送装置によ
れば、デジタルデータのビット0,1に応じた分周比切換
え又は基準周波数切換えにより電圧制御発振器の発振周
波数をフィードバック制御すると同時に、ビット信号を
例えはハイパスフイルタを通すことで微分した信号を電
圧制御発振器に制御電圧して供給することで、ビット反
転に同期した微分電圧による強制的な電圧制御発振器の
周波数制御でフィードバック制御に先立ってデータビッ
ト0,1に応じた発振周波数への周波数シフトを起こさ
せ、PLL回路の応答性を越える高速のFSK変調を可能と
し、これによってデータ伝送速度を高めることができ
る。
れば、デジタルデータのビット0,1に応じた分周比切換
え又は基準周波数切換えにより電圧制御発振器の発振周
波数をフィードバック制御すると同時に、ビット信号を
例えはハイパスフイルタを通すことで微分した信号を電
圧制御発振器に制御電圧して供給することで、ビット反
転に同期した微分電圧による強制的な電圧制御発振器の
周波数制御でフィードバック制御に先立ってデータビッ
ト0,1に応じた発振周波数への周波数シフトを起こさ
せ、PLL回路の応答性を越える高速のFSK変調を可能と
し、これによってデータ伝送速度を高めることができ
る。
［実施例］ 第１図は本発明の一実施例を分周比切換方式を例にと
って示した回路のブロック図である。
って示した回路のブロック図である。
第１図において、まずPLL回路は基準発振器１、位相
比較器２、ローパスフィルタ３、電圧制御発振器４、プ
リスケーラ５及びプログラマブルカウンタ６で構成され
る。プログラマブルカウンタ６は外部的に分周比（1/
N）を切換えることができ、またプリスケーラ５には予
め定めた分周比（1/P）が固定的に設定されている。
比較器２、ローパスフィルタ３、電圧制御発振器４、プ
リスケーラ５及びプログラマブルカウンタ６で構成され
る。プログラマブルカウンタ６は外部的に分周比（1/
N）を切換えることができ、またプリスケーラ５には予
め定めた分周比（1/P）が固定的に設定されている。
ここで基準発振器１の基準発振周波数をfrとすると、
電圧制御発振器４の発振周波数f0は、 f0＝Ｎ・Ｐ・fr ・・・（１） となるフィードバック制御によるPLLロック状態が得ら
れる。
電圧制御発振器４の発振周波数f0は、 f0＝Ｎ・Ｐ・fr ・・・（１） となるフィードバック制御によるPLLロック状態が得ら
れる。
この実施例にあっては、データビット0,1に応じてプ
ログラマブルカウンタ６の分周比を切換えることにより
異なる周波数のFSK変調を行なうことから、プログラマ
ブルカウンタ６に対し分周値切換回路12が設けられる。
分周値切換回路12は前記第（１）式で与えられる発振周
波数f0をf0＝f1に制御するためのデータビット「１」に
対応した分周値N1と、f0＝f2に制御するためのデータビ
ット「０」に対応した分周値N2が予め設定されている。
但し、f1＞f2とする。
ログラマブルカウンタ６の分周比を切換えることにより
異なる周波数のFSK変調を行なうことから、プログラマ
ブルカウンタ６に対し分周値切換回路12が設けられる。
分周値切換回路12は前記第（１）式で与えられる発振周
波数f0をf0＝f1に制御するためのデータビット「１」に
対応した分周値N1と、f0＝f2に制御するためのデータビ
ット「０」に対応した分周値N2が予め設定されている。
但し、f1＞f2とする。
具体的には分周値N1,N2はプログラマブルカウンタ６
に対するデジタルセットデータによって与えられること
から、例えばマトリックス回路によって分周値N1,N2の
切換設定回路を設け、このマトリックス回路をアンプ７
を介して得られるデジタルデータのデータビットに応じ
て切換えるように構成する。
に対するデジタルセットデータによって与えられること
から、例えばマトリックス回路によって分周値N1,N2の
切換設定回路を設け、このマトリックス回路をアンプ７
を介して得られるデジタルデータのデータビットに応じ
て切換えるように構成する。
一方、PLL回路の電圧制御発振器４からの発振周波数
はアンプ９で増幅された後、バンドパスフィルタ10を介
して同軸ケーブル等の伝送線路に送出される。
はアンプ９で増幅された後、バンドパスフィルタ10を介
して同軸ケーブル等の伝送線路に送出される。
ここで、FSK信号を送出する伝送線路としてCATVシス
テムの同軸ケーブルを使用した場合、FSK信号の周波数
帯域はテレビジョン信号に影響を与えないため、例えば
f1＝37.925MHz,f2＝38.075MHz若しくはf1＝228.425MHz,
f2＝228.575MHzを使用する。このとき周波数偏移Δｆ＝
±75KHzとする。
テムの同軸ケーブルを使用した場合、FSK信号の周波数
帯域はテレビジョン信号に影響を与えないため、例えば
f1＝37.925MHz,f2＝38.075MHz若しくはf1＝228.425MHz,
f2＝228.575MHzを使用する。このとき周波数偏移Δｆ＝
±75KHzとする。
このような構成に加えて本発明にあっては、更にアン
プ７を介して得られるデジタルデータのビット信号をハ
イパスフィルタ13を通してPLL回路の電圧制御発振器４
に制御電圧として供給している。ハイパスフィルタ13に
与えられるビット信号はデータビット0,1に応じた異な
る電圧レベルをもつ矩形パルス信号であることから、こ
のパルス信号をハイパスフィルタ13を通すことによりパ
ルス信号に含まれる高域成分のみが取出され、その結
果、パルス信号の立上がり又は立下がりでハイパスフィ
ルタ13の出力は急しゅんに立上がり、その後に滑らかに
減少する所謂パルス信号を微分した信号電圧を得ること
ができる。
プ７を介して得られるデジタルデータのビット信号をハ
イパスフィルタ13を通してPLL回路の電圧制御発振器４
に制御電圧として供給している。ハイパスフィルタ13に
与えられるビット信号はデータビット0,1に応じた異な
る電圧レベルをもつ矩形パルス信号であることから、こ
のパルス信号をハイパスフィルタ13を通すことによりパ
ルス信号に含まれる高域成分のみが取出され、その結
果、パルス信号の立上がり又は立下がりでハイパスフィ
ルタ13の出力は急しゅんに立上がり、その後に滑らかに
減少する所謂パルス信号を微分した信号電圧を得ること
ができる。
ここでハイパスフィルタ13より出力されるビット信号
の立上がりで得られる微分電圧により電圧制御発振器４
はデータビット「１」に応じた発振周波数f1の発振状態
に制御され、一方、ビット信号の立下がりに同期したハ
イパスフィルタ13の逆極性となる微分電圧により電圧制
御発振器４はデータビット「０」に対応した発振周波数
f2の発振状態に制御されるようにハイパスフィルタ13よ
り得られる微分電圧制御信号を設定している。
の立上がりで得られる微分電圧により電圧制御発振器４
はデータビット「１」に応じた発振周波数f1の発振状態
に制御され、一方、ビット信号の立下がりに同期したハ
イパスフィルタ13の逆極性となる微分電圧により電圧制
御発振器４はデータビット「０」に対応した発振周波数
f2の発振状態に制御されるようにハイパスフィルタ13よ
り得られる微分電圧制御信号を設定している。
次に、第２図の信号波形図を参照して第１図の実施例
の動作を説明する。
の動作を説明する。
今、アンプ７に対するデジタルデータとして第２図
（ａ）に示す「0101100・・・」に示すような伝送コー
ドが入力されたとする。このような伝送コードで成るビ
ット信号は分周値切換回路12に与えられると同時にハイ
パスフィルタ13に与えられる。分周値切換回路12はビッ
ト「０」で分周値N2をプログラマブルカウンタ６に設定
し、またビット「１」で分周値N1をプログラマブルカウ
ンタ６に設定する。一方、ハイパスフィルタ13の出力は
第２図（ｂ）に示すように、伝送コードが0,1と変化す
るビット信号の立上がりで正極性の微分パルスを発生
し、また伝送コードが1,0と変化するビット信号の立下
がりで逆極性となる微分電圧を発生し、これをPLL回路
の電圧制御発振器４に対し制御電圧として供給する。
（ａ）に示す「0101100・・・」に示すような伝送コー
ドが入力されたとする。このような伝送コードで成るビ
ット信号は分周値切換回路12に与えられると同時にハイ
パスフィルタ13に与えられる。分周値切換回路12はビッ
ト「０」で分周値N2をプログラマブルカウンタ６に設定
し、またビット「１」で分周値N1をプログラマブルカウ
ンタ６に設定する。一方、ハイパスフィルタ13の出力は
第２図（ｂ）に示すように、伝送コードが0,1と変化す
るビット信号の立上がりで正極性の微分パルスを発生
し、また伝送コードが1,0と変化するビット信号の立下
がりで逆極性となる微分電圧を発生し、これをPLL回路
の電圧制御発振器４に対し制御電圧として供給する。
分周値切換回路12による分周値N1又はN2の切換による
PLL回路のフィードバック制御による周波数変化は第２
図（ｃ）に示すようになり、分周値をN2からN1又はN1か
らN2に切換えたときの周波数応答はフィードバック制御
による応答遅れをもつ。
PLL回路のフィードバック制御による周波数変化は第２
図（ｃ）に示すようになり、分周値をN2からN1又はN1か
らN2に切換えたときの周波数応答はフィードバック制御
による応答遅れをもつ。
これに対し本発明にあっては、ハイパスフィルタ13で
ビット信号を微分した制御電圧を電圧制御発振器４に供
給して分周値切換によるフィードバック制御に先立って
強制的に電圧制御発振器４をデータビット「１」に対応
した発振周波数f1またはデータビット「０」に対応した
発振周波数f2に制御するため、ハイパスフィルタ13の出
力による電圧制御発振器４の制御と、分周値切換による
PLL回路のフィードバック制御の合成により第２図
（ｄ）に示すビット信号の立上がり又は立下がりに同期
して発振周波数をf1からf2、又はf2からf1に直ちに切換
えることができる。即ち、ビット信号の立上がり又は立
下がり部分における周波数シフトはハイパスフィルタ13
から得られるビット信号を微分した制御電圧による電圧
制御発振器４の周波数制御で行なわれ、その後に分周値
切換によるフィードバック制御を受けた電圧制御発振器
４の周波数シフト状態への移行が行なわれる。この結
果、デジタルデータをFSK信号に変調するための応答特
性はPLL回路の応答性に依存せず、PLL回路に設けた電圧
制御発振器４の制御電圧に対する応答性に依存した高速
動作を可能とし、より高速のデータ伝送を実現すること
ができる。
ビット信号を微分した制御電圧を電圧制御発振器４に供
給して分周値切換によるフィードバック制御に先立って
強制的に電圧制御発振器４をデータビット「１」に対応
した発振周波数f1またはデータビット「０」に対応した
発振周波数f2に制御するため、ハイパスフィルタ13の出
力による電圧制御発振器４の制御と、分周値切換による
PLL回路のフィードバック制御の合成により第２図
（ｄ）に示すビット信号の立上がり又は立下がりに同期
して発振周波数をf1からf2、又はf2からf1に直ちに切換
えることができる。即ち、ビット信号の立上がり又は立
下がり部分における周波数シフトはハイパスフィルタ13
から得られるビット信号を微分した制御電圧による電圧
制御発振器４の周波数制御で行なわれ、その後に分周値
切換によるフィードバック制御を受けた電圧制御発振器
４の周波数シフト状態への移行が行なわれる。この結
果、デジタルデータをFSK信号に変調するための応答特
性はPLL回路の応答性に依存せず、PLL回路に設けた電圧
制御発振器４の制御電圧に対する応答性に依存した高速
動作を可能とし、より高速のデータ伝送を実現すること
ができる。
第３図は本発明の他の実施例を示した回路ブロック図
であり、この実施例にあっては、PLL回路の位相比較器
に対する基準発振周波数をデジタルデータのデータビッ
ト0,1に応じて切換えるようにしたことを特徴とする。
であり、この実施例にあっては、PLL回路の位相比較器
に対する基準発振周波数をデジタルデータのデータビッ
ト0,1に応じて切換えるようにしたことを特徴とする。
第３図において、PLL回路のフィードバックループは
第１図の実施例と同様、位相比較器２、ローパスフィル
タ３、電圧制御発振器４、プリスケーラ５及びプログラ
マブルカウンタ６で構成され、第１図の実施例と異なる
点は、プログラマブルカウンタ６には分周比（1/N）が
固定的に設定され、基準発振周波数の切換方式であるこ
とから、位相比較器２に対し異なる基準発振周波数fr1,
fr2を発振する２つの発振回路1aと1bを設けている。
第１図の実施例と同様、位相比較器２、ローパスフィル
タ３、電圧制御発振器４、プリスケーラ５及びプログラ
マブルカウンタ６で構成され、第１図の実施例と異なる
点は、プログラマブルカウンタ６には分周比（1/N）が
固定的に設定され、基準発振周波数の切換方式であるこ
とから、位相比較器２に対し異なる基準発振周波数fr1,
fr2を発振する２つの発振回路1aと1bを設けている。
ここで発振回路1aはデジタルデータのデータビット
「１」に対応して設けられ、基準周波数fr1を発振す
る。また、発振回路1bはデジタルデータのデータビット
「０」に対応して設けられ、基準周波数fr2を発振す
る。但し、fr1＞fr2となる。
「１」に対応して設けられ、基準周波数fr1を発振す
る。また、発振回路1bはデジタルデータのデータビット
「０」に対応して設けられ、基準周波数fr2を発振す
る。但し、fr1＞fr2となる。
具体的にはFSK信号の周波数偏移を150KHz、電圧制御
発振器４によるデータビット「１」に対応した高い方の
周波数f1＝228.575MHz、データビット「０」に対応した
低い方の周波数f2＝228.425MHzとすると、データビット
「１」に対応した基準周波数fr1は、 fr1＝228.575MHz/N・Ｐ となり、またデータビット「０」に対応した基準周波数
fr2は、 fr2＝228.425MHz/N・Ｐ となる。
発振器４によるデータビット「１」に対応した高い方の
周波数f1＝228.575MHz、データビット「０」に対応した
低い方の周波数f2＝228.425MHzとすると、データビット
「１」に対応した基準周波数fr1は、 fr1＝228.575MHz/N・Ｐ となり、またデータビット「０」に対応した基準周波数
fr2は、 fr2＝228.425MHz/N・Ｐ となる。
このような位相比較器２に対し設けた２つの発振回路
1aと1bは、アンプ７を介して得られるデジタルデータを
インバータ14を介して発振回路1aに供給すると共に、発
振回路1bに直接供給することで、データビットに応じた
基準周波数fr1とfr2の切換制御が行なわれる。即ち、デ
ータビットが「１」のときインバータ14の出力は「０」
になることから、発振回路1aのアースラインがインバー
タ14を介して接地接続されることで動作状態となり、基
準周波数fr1を位相比較器２に出力し、PLL回路のフィー
ドバック制御により電圧制御発振器４の発振周波数をf1
に制御する。このとき発振回路1bに対するアンプ７の出
力はビット「１」となってアースラインが切離されるた
め停止状態におかれる。
1aと1bは、アンプ７を介して得られるデジタルデータを
インバータ14を介して発振回路1aに供給すると共に、発
振回路1bに直接供給することで、データビットに応じた
基準周波数fr1とfr2の切換制御が行なわれる。即ち、デ
ータビットが「１」のときインバータ14の出力は「０」
になることから、発振回路1aのアースラインがインバー
タ14を介して接地接続されることで動作状態となり、基
準周波数fr1を位相比較器２に出力し、PLL回路のフィー
ドバック制御により電圧制御発振器４の発振周波数をf1
に制御する。このとき発振回路1bに対するアンプ７の出
力はビット「１」となってアースラインが切離されるた
め停止状態におかれる。
一方、アンプ７からのデータビットが「０」になる
と、インバータ14の反転による発振回路1aに対するビッ
ト「１」の出力で発振回路1aのアースラインの接地接続
が切離されて停止状態となり、逆に発振回路1bのアース
ラインがアンプ７を通じて接地接続されて動作状態とな
り、位相比較器２に基準周波数fr2を出力する。このた
めPLL回路のフィードバック制御により電圧制御発振器
４の発振周波数はf2に制御される。
と、インバータ14の反転による発振回路1aに対するビッ
ト「１」の出力で発振回路1aのアースラインの接地接続
が切離されて停止状態となり、逆に発振回路1bのアース
ラインがアンプ７を通じて接地接続されて動作状態とな
り、位相比較器２に基準周波数fr2を出力する。このた
めPLL回路のフィードバック制御により電圧制御発振器
４の発振周波数はf2に制御される。
このような基準周波数切換方式をとるPLL回路に対
し、本発明にあっては第１図の実施例と同様、アンプ７
から得られるデジタルデータのビット信号をハイパスフ
ィルタ13を通して電圧制御発振器４に供給しており、こ
のためビット信号の立上がり又は立下がりに同期して第
２図（ｂ）に示したような微分電圧で成るハイパスフィ
ルタ13の出力が電圧制御発振器４に制御電圧として供給
され、基準周波数fr1とfr2の切換によるフィードバック
制御によるPLL回路の周波数応答を補う形で電圧制御発
振器４がビット信号の立上がり又は立下がりに同期して
強制的に制御され、PLL回路のフィードバック制御によ
る応答性に依存することなく、電圧制御発振器４に対す
る制御電圧の応答性に依存した拘束のFSK変調を行なう
ことができる。
し、本発明にあっては第１図の実施例と同様、アンプ７
から得られるデジタルデータのビット信号をハイパスフ
ィルタ13を通して電圧制御発振器４に供給しており、こ
のためビット信号の立上がり又は立下がりに同期して第
２図（ｂ）に示したような微分電圧で成るハイパスフィ
ルタ13の出力が電圧制御発振器４に制御電圧として供給
され、基準周波数fr1とfr2の切換によるフィードバック
制御によるPLL回路の周波数応答を補う形で電圧制御発
振器４がビット信号の立上がり又は立下がりに同期して
強制的に制御され、PLL回路のフィードバック制御によ
る応答性に依存することなく、電圧制御発振器４に対す
る制御電圧の応答性に依存した拘束のFSK変調を行なう
ことができる。
［発明の効果］ 以上説明してきたように本発明によれば、デジタルデ
ータのデータビット1,0に応じた分周比切換え、又は基
準周波数切換えによるPLL回路の制御で異なる周波数の
組合わせで成るFSK信号に変調して出力するデータ伝送
装置において、PLL回路の電圧制御発振器に対しデジタ
ルデータのビット信号を微分した制御電圧を供給して強
制的に周波数シフトさせる手段を設けるようにしたた
め、PLL回路のフィードバック制御による応答性に制限
されることなく、より高速のFSK変調を行なうことがで
き、これによって高速のデータ伝送を実現することがで
きる。
ータのデータビット1,0に応じた分周比切換え、又は基
準周波数切換えによるPLL回路の制御で異なる周波数の
組合わせで成るFSK信号に変調して出力するデータ伝送
装置において、PLL回路の電圧制御発振器に対しデジタ
ルデータのビット信号を微分した制御電圧を供給して強
制的に周波数シフトさせる手段を設けるようにしたた
め、PLL回路のフィードバック制御による応答性に制限
されることなく、より高速のFSK変調を行なうことがで
き、これによって高速のデータ伝送を実現することがで
きる。
第１図は本発明の一実施例を示した回路ブロック図； 第２図は第１図の実施例における各部の信号波形を示し
た説明図； 第３図は本発明の他の実施例を示した回路ブロック図； 第４図は従来例を示した回路ブロック図； 第５図はNRZ信号の説明図である。 1,1a,1b:基準発振器 2:位相比較器 3:ローパスフィルタ 4:電圧制御発振器 5:プリスケーラ 6:プログラマブルカウンタ 7,9:アンプ 10:バンドパスフィルタ 12:分周値切換回路 13:ハイパスフィルタ 14:インバータ
た説明図； 第３図は本発明の他の実施例を示した回路ブロック図； 第４図は従来例を示した回路ブロック図； 第５図はNRZ信号の説明図である。 1,1a,1b:基準発振器 2:位相比較器 3:ローパスフィルタ 4:電圧制御発振器 5:プリスケーラ 6:プログラマブルカウンタ 7,9:アンプ 10:バンドパスフィルタ 12:分周値切換回路 13:ハイパスフィルタ 14:インバータ
Claims (1)
- 【請求項１】デジタルデータをデータビット1,0に応じ
た分周比に切り換え又は基準周波数発信器の切り換えに
よるPLL回路の制御で異なる周波数信号の組合わせでな
るFSK信号に変調して出力するデータ伝送装置に於い
て、 前記PLL回路の電圧制御発振器に、前記デジタルデータ
のビット信号を微分した制御電圧を供給して、強制的に
周波数シフトをさせる手段を設けたことを特徴とするデ
ータ伝送装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62318289A JP2562158B2 (ja) | 1987-12-16 | 1987-12-16 | データ伝送装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62318289A JP2562158B2 (ja) | 1987-12-16 | 1987-12-16 | データ伝送装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH01160142A JPH01160142A (ja) | 1989-06-23 |
| JP2562158B2 true JP2562158B2 (ja) | 1996-12-11 |
Family
ID=18097539
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP62318289A Expired - Fee Related JP2562158B2 (ja) | 1987-12-16 | 1987-12-16 | データ伝送装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2562158B2 (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| IL176231A (en) * | 2005-06-14 | 2010-12-30 | Given Imaging Ltd | Modulator and method for producing a modulated signal |
-
1987
- 1987-12-16 JP JP62318289A patent/JP2562158B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH01160142A (ja) | 1989-06-23 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |