JP2559940B2 - バッファ・サービス方法及び装置 - Google Patents
バッファ・サービス方法及び装置Info
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- JP2559940B2 JP2559940B2 JP2074292A JP2074292A JP2559940B2 JP 2559940 B2 JP2559940 B2 JP 2559940B2 JP 2074292 A JP2074292 A JP 2074292A JP 2074292 A JP2074292 A JP 2074292A JP 2559940 B2 JP2559940 B2 JP 2559940B2
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-
- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
- H04L47/00—Traffic control in data switching networks
- H04L47/10—Flow control; Congestion control
-
- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
- H04L12/00—Data switching networks
- H04L12/64—Hybrid switching systems
- H04L12/6402—Hybrid switching fabrics
-
- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
- H04L12/00—Data switching networks
- H04L12/54—Store-and-forward switching systems
- H04L12/56—Packet switching systems
- H04L12/5601—Transfer mode dependent, e.g. ATM
- H04L2012/5678—Traffic aspects, e.g. arbitration, load balancing, smoothing, buffer management
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- Engineering & Computer Science (AREA)
- Computer Networks & Wireless Communication (AREA)
- Signal Processing (AREA)
- Data Exchanges In Wide-Area Networks (AREA)
- Small-Scale Networks (AREA)
- Communication Control (AREA)
Description
【０００１】
【産業上の利用分野】この発明はディジタル通信ネット
ワークでバッファ・システムのリンクに関連した多数の
バッファの要求を満たすためのサービス方式に関する。
更に詳細に説明すれば、本発明はバッファの所要のサイ
ズを可能な限り小さくし且つバッファをリンクの数及び
それらの相対速度と無関係にする。
ワークでバッファ・システムのリンクに関連した多数の
バッファの要求を満たすためのサービス方式に関する。
更に詳細に説明すれば、本発明はバッファの所要のサイ
ズを可能な限り小さくし且つバッファをリンクの数及び
それらの相対速度と無関係にする。
【０００２】
【従来の技術】データ、音声又はビデオは、多くの場
合、ディジタル化されたメッセージ、即ちパケットの形
式で伝送される。パケットは、複数のソースの間で、通
信チャネル即ちリンクによって相互接続される、多数の
交換ノード、又は単純ノードを有するパケット交換ネッ
トワークを介して交換される。リンクは情報ビットの伝
送に用いる任意の伝送媒体である。あるシステムに関し
て、もし情報ビットが該システムに向かって流れれば、
リンクは入力リンクと呼ばれる。さもなければ、当該リ
ンクは出力リンクと呼ばれる。
合、ディジタル化されたメッセージ、即ちパケットの形
式で伝送される。パケットは、複数のソースの間で、通
信チャネル即ちリンクによって相互接続される、多数の
交換ノード、又は単純ノードを有するパケット交換ネッ
トワークを介して交換される。リンクは情報ビットの伝
送に用いる任意の伝送媒体である。あるシステムに関し
て、もし情報ビットが該システムに向かって流れれば、
リンクは入力リンクと呼ばれる。さもなければ、当該リ
ンクは出力リンクと呼ばれる。
【０００３】例えば、パケット交換ネットワークのパケ
ット交換ノードのバッファ・システムは、各ｊ番目のリ
ンクが速度Ｓj を有する２以上のリンクを有するシステ
ムである。また、各リンクは別個の関連バッファを有す
る。このバッファは、入力リンクの場合は、関連した入
力リンクから到来するビットの記憶に用い、出力リンク
の場合は、バッファから関連出力リンクへのビットの転
送に用いる。入力リンク及びその関連バッファの場合、
バッファの要求を満たすことは、ビットがバッファから
転送される、従ってバッファには入力リンクからのビッ
トを受取る記憶空間があることを意味する。出力リンク
に関連するバッファのサービスは、バッファにビットを
記憶する、従ってビットはバッファから出力リンクに出
ることを意味する。
ット交換ノードのバッファ・システムは、各ｊ番目のリ
ンクが速度Ｓj を有する２以上のリンクを有するシステ
ムである。また、各リンクは別個の関連バッファを有す
る。このバッファは、入力リンクの場合は、関連した入
力リンクから到来するビットの記憶に用い、出力リンク
の場合は、バッファから関連出力リンクへのビットの転
送に用いる。入力リンク及びその関連バッファの場合、
バッファの要求を満たすことは、ビットがバッファから
転送される、従ってバッファには入力リンクからのビッ
トを受取る記憶空間があることを意味する。出力リンク
に関連するバッファのサービスは、バッファにビットを
記憶する、従ってビットはバッファから出力リンクに出
ることを意味する。
【０００４】例えば、ノードは該ノードに到来するパケ
ットを運ぶ２以上の入力リンクを有し、同時に該ノード
から出るパケットを運ぶ１以上の出力リンクを有するこ
とができる。各リンクはその速度によって特徴づけられ
る。速度はビット／秒又はバイト／秒単位で測定され、
パケットのビット又はバイトがリンクによって伝送され
る速度を表わす。リンクによっては、パケットのビット
又はバイトは割込みなしに到着するかも知れない。この
ようなリンクは割込みできないリンクとして知られてい
る。その他の場合は、リンクは割込みできる。
ットを運ぶ２以上の入力リンクを有し、同時に該ノード
から出るパケットを運ぶ１以上の出力リンクを有するこ
とができる。各リンクはその速度によって特徴づけられ
る。速度はビット／秒又はバイト／秒単位で測定され、
パケットのビット又はバイトがリンクによって伝送され
る速度を表わす。リンクによっては、パケットのビット
又はバイトは割込みなしに到着するかも知れない。この
ようなリンクは割込みできないリンクとして知られてい
る。その他の場合は、リンクは割込みできる。
【０００５】あらゆるリンクは、入力リンクから到着す
るパケットのビットもしくはバイト、又は対応する出力
リンクに出るパケットのビットもしくはバイトを記憶す
るために用いる記憶装置、即ちバッファに関連づけられ
る。
るパケットのビットもしくはバイト、又は対応する出力
リンクに出るパケットのビットもしくはバイトを記憶す
るために用いる記憶装置、即ちバッファに関連づけられ
る。
【０００６】一般に、ネットワークの各ノードは、ノー
ドへ（から）パケットを転送する、サーバとして知られ
た装置を有する。パケットがノードの入力リンクから到
着する場合は、サーバはバッファを空ける。パケットが
出力リンクに出る場合は、サーバはバッファを満たす。
従って、バッファ・システムが与えられると、バッファ
１のバッファ・サービスはバッファを空ける必要がある
かも知れないが、バッファ２のサービスはバッファを満
たす必要があるかも知れない。
ドへ（から）パケットを転送する、サーバとして知られ
た装置を有する。パケットがノードの入力リンクから到
着する場合は、サーバはバッファを空ける。パケットが
出力リンクに出る場合は、サーバはバッファを満たす。
従って、バッファ・システムが与えられると、バッファ
１のバッファ・サービスはバッファを空ける必要がある
かも知れないが、バッファ２のサービスはバッファを満
たす必要があるかも知れない。
【０００７】このネットワークのバッファは、ビットの
喪失を回避するか、少なくともビットの喪失を限定する
ように十分に大きくなければならない。ビット喪失は、
入力リンクからパケットが到着するあるパターンではバ
ッファ記憶装置が使い尽くされる場合はいつでも起きる
可能性があり、それ以後に到着するビットはどれも失わ
れる。この事象はオーバフローとして知られている。
喪失を回避するか、少なくともビットの喪失を限定する
ように十分に大きくなければならない。ビット喪失は、
入力リンクからパケットが到着するあるパターンではバ
ッファ記憶装置が使い尽くされる場合はいつでも起きる
可能性があり、それ以後に到着するビットはどれも失わ
れる。この事象はオーバフローとして知られている。
【０００８】代わりに、出力リンクに関連するバッファ
の場合、サーバはバッファにビットを入れることができ
るが記憶空間が残されていない状況を回避するようにバ
ッファは十分に大きくなければならない。
の場合、サーバはバッファにビットを入れることができ
るが記憶空間が残されていない状況を回避するようにバ
ッファは十分に大きくなければならない。
【０００９】ネットワークは絶えず変化するから、ノー
ド中のリンクの数及び（又は）これらのリンクの速度は
時々変るかも知れない。変化が起きると、既存のコンポ
ーネントは置き換えなくてもよいことが重要である。従
って、バッファ・システムの場合、バッファのサイズは
入力リンク及びそれらの相対速度と無関係であることが
望ましい。経済的な理由から、これらのバッファのサイ
ズを最小にすることも望ましい。
ド中のリンクの数及び（又は）これらのリンクの速度は
時々変るかも知れない。変化が起きると、既存のコンポ
ーネントは置き換えなくてもよいことが重要である。従
って、バッファ・システムの場合、バッファのサイズは
入力リンク及びそれらの相対速度と無関係であることが
望ましい。経済的な理由から、これらのバッファのサイ
ズを最小にすることも望ましい。
【００１０】先着順サービス（ＦＣＦＳ）又は徹底的な
ラウンド・ロビン（ＲＲ）のような既存のサービス方式
により、バッファのサイズは、リンクの数及びそれらの
相対速度が増加するにつれて限度なしに大きくなる。従
って、これらのサービス方式の使用により、ネットワー
ク構成が変るときネットワーク中のバッファを変更する
だけでオーバフローを排除することができる。
ラウンド・ロビン（ＲＲ）のような既存のサービス方式
により、バッファのサイズは、リンクの数及びそれらの
相対速度が増加するにつれて限度なしに大きくなる。従
って、これらのサービス方式の使用により、ネットワー
ク構成が変るときネットワーク中のバッファを変更する
だけでオーバフローを排除することができる。
【００１１】バッファの中にパケットの全ビットが入る
前にサービス周期が開始するバッファ・サービス・シス
テムもある。入力リンクに関連するバッファの場合、も
し次のサービス周期にサーバがパケット全体を割込みな
しに転送できることを保証するのに十分なビットがバッ
ファにあれば、バッファは本質的に完全な(essentially
complete)パケットを有すると言われる。もしサーバが
パケットの一部だけを転送したときバッファにビットが
存在しないケースでなければ、サーバはパケット全体を
割込みなしに転送できる。出力リンクに関連するバッフ
ァの場合は、もし次のサービス周期にサーバがパケット
全体を割込みなしに転送できることを保証するのに十分
な自由記憶空間があれば、バッファは本質的に十分な(e
ssentially sufficient)自由記憶空間を有する。もしサ
ーバがパケットの一部だけを転送したときバッファに自
由な記憶空間がないケースでなければ、サーバはパケッ
ト全体を割込みなしに転送できる。本質的に完全なパケ
ットは、バッファに入力リンクから受信している速度よ
りも速い速度でサーバが該バッファからデータを送出す
る場合を考える。サーバが（サービス開始時点で全ての
パケット・データがバッファに存在しなくても）バッフ
ァのデータを連続的に（止まらずに）サービスし、全体
のパケットの完全なサービスが開始できる十分なビット
がバッファにあると考えられるとき本質的に完全なパケ
ットであるという。本質的に十分な自由記憶空間は、バ
ッファから送出している速度よりも速い速度でサーバが
該バッファへデータを格納する場合を考える。サーバが
（サービス開始時点で、Ｍバイトの自由記憶空間がなく
ても）Ｍバイトのパケットをバッファに格納することが
できると考えられる場合、本質的に十分な記憶空間であ
るという。
前にサービス周期が開始するバッファ・サービス・シス
テムもある。入力リンクに関連するバッファの場合、も
し次のサービス周期にサーバがパケット全体を割込みな
しに転送できることを保証するのに十分なビットがバッ
ファにあれば、バッファは本質的に完全な(essentially
complete)パケットを有すると言われる。もしサーバが
パケットの一部だけを転送したときバッファにビットが
存在しないケースでなければ、サーバはパケット全体を
割込みなしに転送できる。出力リンクに関連するバッフ
ァの場合は、もし次のサービス周期にサーバがパケット
全体を割込みなしに転送できることを保証するのに十分
な自由記憶空間があれば、バッファは本質的に十分な(e
ssentially sufficient)自由記憶空間を有する。もしサ
ーバがパケットの一部だけを転送したときバッファに自
由な記憶空間がないケースでなければ、サーバはパケッ
ト全体を割込みなしに転送できる。本質的に完全なパケ
ットは、バッファに入力リンクから受信している速度よ
りも速い速度でサーバが該バッファからデータを送出す
る場合を考える。サーバが（サービス開始時点で全ての
パケット・データがバッファに存在しなくても）バッフ
ァのデータを連続的に（止まらずに）サービスし、全体
のパケットの完全なサービスが開始できる十分なビット
がバッファにあると考えられるとき本質的に完全なパケ
ットであるという。本質的に十分な自由記憶空間は、バ
ッファから送出している速度よりも速い速度でサーバが
該バッファへデータを格納する場合を考える。サーバが
（サービス開始時点で、Ｍバイトの自由記憶空間がなく
ても）Ｍバイトのパケットをバッファに格納することが
できると考えられる場合、本質的に十分な記憶空間であ
るという。
【００１２】米国特許第４３７８５８８号は、同じサー
バによってサービスされる入力及び出力トラフィックと
バッファとの組合せについて開示している。
バによってサービスされる入力及び出力トラフィックと
バッファとの組合せについて開示している。
【００１３】
【発明が解決しようとする課題】本発明の目的はバッフ
ァ・システムのサービス方式を提供することである。よ
り詳しくは、本発明の目的はオーバフローの可能性を無
くし、必要なバッファの大きさを最小にし且つリンクの
数及びそれらの相対速度とは無関係であるサービス方式
を提供することである。
ァ・システムのサービス方式を提供することである。よ
り詳しくは、本発明の目的はオーバフローの可能性を無
くし、必要なバッファの大きさを最小にし且つリンクの
数及びそれらの相対速度とは無関係であるサービス方式
を提供することである。
【００１４】
【課題を解決するための手段】この発明はバッファ・シ
ステムのリンクに関連するバッファの要求を満たす方法
及び装置を提供する。この発明は、バッファのサブセッ
トのθj の最小値であるθM を決定する必要がある。こ
のサブセットにある各バッファは、もしそのビットがそ
の関連入力リンクから入力しているならば、その中に少
なくとも本質的に完全なパケットを有し、もしビットが
バッファから出力しているならば、サブセットにある各
バッファは本質的に十分な自由記憶空間を有する。入力
リンクに関連しているバッファの場合は、もしビットが
前記関連リンクからｊ番目のバッファに入力しているな
らば、θj はｊ番目のバッファがその境界に達するため
に必要な時間である。出力リンクに関連しているバッフ
ァの場合は、もしビットがｊ番目のバッファから前記関
連出力リンクに出力しているならば、θj はｊ番目のバ
ッファが空になるために必要とする時間である。そし
て、θj＝θMの値を持つサブセットにあるバッファのど
れかがサービスされる。その場合、バッファにサービス
することは、入力リンクに関連するバッファからビット
を取出すか又は出力リンクの関連バッファにビットを記
憶することを含む。
ステムのリンクに関連するバッファの要求を満たす方法
及び装置を提供する。この発明は、バッファのサブセッ
トのθj の最小値であるθM を決定する必要がある。こ
のサブセットにある各バッファは、もしそのビットがそ
の関連入力リンクから入力しているならば、その中に少
なくとも本質的に完全なパケットを有し、もしビットが
バッファから出力しているならば、サブセットにある各
バッファは本質的に十分な自由記憶空間を有する。入力
リンクに関連しているバッファの場合は、もしビットが
前記関連リンクからｊ番目のバッファに入力しているな
らば、θj はｊ番目のバッファがその境界に達するため
に必要な時間である。出力リンクに関連しているバッフ
ァの場合は、もしビットがｊ番目のバッファから前記関
連出力リンクに出力しているならば、θj はｊ番目のバ
ッファが空になるために必要とする時間である。そし
て、θj＝θMの値を持つサブセットにあるバッファのど
れかがサービスされる。その場合、バッファにサービス
することは、入力リンクに関連するバッファからビット
を取出すか又は出力リンクの関連バッファにビットを記
憶することを含む。
【００１５】あるいは、パラメータθF の決定ができ
る。θF は異なるサブセットのバッファでのθj の最小
値である。もしビットがその関連入力リンクからバッフ
ァに入力しているならば、異なるサブセットにある各バ
ッファはその中に少なくともＭバイト（そのシステムの
最大のパケット・サイズ）を有し、もしビットが当該バ
ッファから関連出力リンクに出力しているならば、異な
るサブセットにある各バッファは少なくともＭバイトの
自由記憶空間を有する。
る。θF は異なるサブセットのバッファでのθj の最小
値である。もしビットがその関連入力リンクからバッフ
ァに入力しているならば、異なるサブセットにある各バ
ッファはその中に少なくともＭバイト（そのシステムの
最大のパケット・サイズ）を有し、もしビットが当該バ
ッファから関連出力リンクに出力しているならば、異な
るサブセットにある各バッファは少なくともＭバイトの
自由記憶空間を有する。
【００１６】そして、バッファはどれも、θFが完全な
パケット或いは十分な自由記憶空間を有するバッファの
θjの最小値であるから、本質的に完全なパケット或い
は本質的に十分な自由記憶空間を考えた場合、θj≦θF
の値を有し、該バッファが出力リンクに関連している場
合は本質的に十分な自由記憶空間を有し、バッファが入
力リンクに関連している場合は、少なくとも１つの本質
的に完全なパケットを有する。
パケット或いは十分な自由記憶空間を有するバッファの
θjの最小値であるから、本質的に完全なパケット或い
は本質的に十分な自由記憶空間を考えた場合、θj≦θF
の値を有し、該バッファが出力リンクに関連している場
合は本質的に十分な自由記憶空間を有し、バッファが入
力リンクに関連している場合は、少なくとも１つの本質
的に完全なパケットを有する。
【００１７】ノードの入力リンクの数、ｊ番目のリンク
の速度、及びサーバの速度をそれぞれＮ、Ｓj 及びＳと
する。ここで、ｊは１≦ｊ≦Ｎであり、Ｓは次の関係式
を満たすものとする。
の速度、及びサーバの速度をそれぞれＮ、Ｓj 及びＳと
する。ここで、ｊは１≦ｊ≦Ｎであり、Ｓは次の関係式
を満たすものとする。
【数１】
【００１８】割込みできないリンクで、長さＬのパケッ
トは、そのビット又はバイトの少なくともＬ(１−Ｓj／
Ｓ) がバッファに到着したとき、本質的に完全である。
もしパケットの長さがその全てのビット又はバイトが到
着するまで分からなければ、割込みできないリンク上の
パケットは、そのバイトの少なくともＭ(１−Ｓj／Ｓ)
がｊ番目のバッファに到着したとき本質的に完全であ
る。ここで、Ｍは最大のパケットの長さである。バッフ
ァはもしパケットのビット又はバイトの全てが対応する
バッファに到着したならばその中に完全なパケットを持
つと言われる。
トは、そのビット又はバイトの少なくともＬ(１−Ｓj／
Ｓ) がバッファに到着したとき、本質的に完全である。
もしパケットの長さがその全てのビット又はバイトが到
着するまで分からなければ、割込みできないリンク上の
パケットは、そのバイトの少なくともＭ(１−Ｓj／Ｓ)
がｊ番目のバッファに到着したとき本質的に完全であ
る。ここで、Ｍは最大のパケットの長さである。バッフ
ァはもしパケットのビット又はバイトの全てが対応する
バッファに到着したならばその中に完全なパケットを持
つと言われる。
【００１９】もしｊ番目のバッファの各々にサイズ２Ｍ
のバッファを使用し、且つ前述のサービス方式のどちら
かを使用すれば、オーバフローの可能性は排除される。
のバッファを使用し、且つ前述のサービス方式のどちら
かを使用すれば、オーバフローの可能性は排除される。
【００２０】
【実施例】図１において、パケット交換装置（バッファ
・システム）は、１６の両方向性通信リンクに２組の端
末：通信リンクの入力チャネルには端末 LIN(1)〜LIN(1
6)、通信リンクの出力チャネルには端末 LOUT(1)〜LOUT
(16)によって接続される。良好な実施例では、通信リン
クは割込みできず且つパケットの長さはそのビットの全
部が到着するまで分からないものと仮定する。
・システム）は、１６の両方向性通信リンクに２組の端
末：通信リンクの入力チャネルには端末 LIN(1)〜LIN(1
6)、通信リンクの出力チャネルには端末 LOUT(1)〜LOUT
(16)によって接続される。良好な実施例では、通信リン
クは割込みできず且つパケットの長さはそのビットの全
部が到着するまで分からないものと仮定する。
【００２１】入力アダプタ１〜１６の機能は、通信リン
クを介して入力パケット・トラフィックをビット直列ス
トリームの形式で受取り、パケットの開始と終了を識別
し、これらのパケットを入力アダプタ内の専用記憶装置
（バッファ）に記憶し、バス３３を介してバス・アービ
トレーション装置３４と通信して該記憶されたパケット
を入力アダプタから転送する用意をし、最後に該記憶さ
れたパケットを適切な時点でバス３３に転送することで
ある。入力アダプタの動作は図２で更に詳細に説明す
る。
クを介して入力パケット・トラフィックをビット直列ス
トリームの形式で受取り、パケットの開始と終了を識別
し、これらのパケットを入力アダプタ内の専用記憶装置
（バッファ）に記憶し、バス３３を介してバス・アービ
トレーション装置３４と通信して該記憶されたパケット
を入力アダプタから転送する用意をし、最後に該記憶さ
れたパケットを適切な時点でバス３３に転送することで
ある。入力アダプタの動作は図２で更に詳細に説明す
る。
【００２２】バス３３は入力アダプタ１〜１６、出力ア
ダプタ１７〜３２及びバス・アービトレーション装置３
４の間の通信の媒体として役立つ。制御信号及びパケッ
トはどちらもバス３３によって運ばれる。
ダプタ１７〜３２及びバス・アービトレーション装置３
４の間の通信の媒体として役立つ。制御信号及びパケッ
トはどちらもバス３３によって運ばれる。
【００２３】出力アダプタ１７〜３２の機能はバス・ア
ービトレーション装置３４と通信してバス３３から出力
アダプタにパケットを転送する用意をし、パケットをバ
ス３３から出力アダプタに転送し、そして入力パケット
をポート LOUT(1)〜LOUT(16)を介して通信リンクの出力
チャネルに転送できるまで記憶することである。
ービトレーション装置３４と通信してバス３３から出力
アダプタにパケットを転送する用意をし、パケットをバ
ス３３から出力アダプタに転送し、そして入力パケット
をポート LOUT(1)〜LOUT(16)を介して通信リンクの出力
チャネルに転送できるまで記憶することである。
【００２４】バス・アービトレーション装置３４の機能
は入力アダプタ及び出力アダプタと通信してパケットを
バス３３を介して転送する用意をすることである。バス
・アービトレーション装置３３の動作は図３で更に詳細
に説明する。
は入力アダプタ及び出力アダプタと通信してパケットを
バス３３を介して転送する用意をすることである。バス
・アービトレーション装置３３の動作は図３で更に詳細
に説明する。
【００２５】図２は入力アダプタ１（図１）の内部構造
を示す。これは入力アダプタ１〜１６に共通の内部構造
である。バッファ・サービス方式は本明細書ではＭＩＮ
アルゴリズム（図４参照）による。
を示す。これは入力アダプタ１〜１６に共通の内部構造
である。バッファ・サービス方式は本明細書ではＭＩＮ
アルゴリズム（図４参照）による。
【００２６】ポートLIN(1)は通信リンクによって入力ビ
ット・ストリームが入力アダプタ１に入る位置である。
ポートLIN(1)はリンクによって直列受信部１０１の入力
Ｉに接続される。直列受信部１０１の機能は、パケット
の開始及び終了を識別し、ビット直列ストリームを８ビ
ット・バイトの並列ストリームに変換することである。
その結果、直列受信部１０１は下記の信号を生成する、
即ち、入力パケットの現在のバイトを表わす８ビット信
号（もしあれば）を出力Ｐに、活動化すると、出力Ｐの
バイトがパケットの最初のバイトであることを知らせる
信号を出力ＰＢに、出力Ｐのバイトがパケットの最後の
バイトであることを知らせる信号を出力ＰＥに、そして
有効なバイトが出力Ｐに存在することを知らせる信号を
出力ＢＣＬに生成する。
ット・ストリームが入力アダプタ１に入る位置である。
ポートLIN(1)はリンクによって直列受信部１０１の入力
Ｉに接続される。直列受信部１０１の機能は、パケット
の開始及び終了を識別し、ビット直列ストリームを８ビ
ット・バイトの並列ストリームに変換することである。
その結果、直列受信部１０１は下記の信号を生成する、
即ち、入力パケットの現在のバイトを表わす８ビット信
号（もしあれば）を出力Ｐに、活動化すると、出力Ｐの
バイトがパケットの最初のバイトであることを知らせる
信号を出力ＰＢに、出力Ｐのバイトがパケットの最後の
バイトであることを知らせる信号を出力ＰＥに、そして
有効なバイトが出力Ｐに存在することを知らせる信号を
出力ＢＣＬに生成する。
【００２７】受信制御部１０２は、直列受信部１０１か
ら、バイトが記憶されるパケットＦＩＦＯ １０３ (バ
ッファ)へのパケットの転送を制御する。そのために、
直列受信部１０１によって出力ＢＣＬ、ＰＢ及びＰＥに
生成された信号は、リンクによって受信制御部１０２の
対応する入力に運ばれ、同時に直列受信部１０１の出力
ＰもリンクによってパケットＦＩＦＯ １０３ の入力Ｉ
に運ばれる。適切な時点で、受信制御部の出力ＡＢの信
号は、パケットＦＩＦＯ １０３ の入力Ｗを活動化して
入力のバイトを記憶させるのに用いる。
ら、バイトが記憶されるパケットＦＩＦＯ １０３ (バ
ッファ)へのパケットの転送を制御する。そのために、
直列受信部１０１によって出力ＢＣＬ、ＰＢ及びＰＥに
生成された信号は、リンクによって受信制御部１０２の
対応する入力に運ばれ、同時に直列受信部１０１の出力
ＰもリンクによってパケットＦＩＦＯ １０３ の入力Ｉ
に運ばれる。適切な時点で、受信制御部の出力ＡＢの信
号は、パケットＦＩＦＯ １０３ の入力Ｗを活動化して
入力のバイトを記憶させるのに用いる。
【００２８】デリミタＦＩＦＯ １０４ は、パケットＦ
ＩＦＯ １０３ に記憶されたあらゆるバイトについて、
直列受信部１０１の出力ＰＢ及びＰＥに生じる２つのビ
ットを記憶する。もし入力ＢＩの信号が活動化されれ
ば、ＢＩに対応するビットは１であり、パケットＦＩＦ
Ｏ １０３ に記憶されているバイトはパケットの最初の
バイトであることを意味する。同様に、入力ＥＩに対応
するビットはパケットの最後のバイトを表わす。デリミ
タＦＩＦＯ １０４ への書込み動作は受信制御部１０２
の出力ＡＢの信号により制御される。この信号はリンク
によりデリミタＦＩＦＯ １０４ の入力Ｗに運ばれる。
ＩＦＯ １０３ に記憶されたあらゆるバイトについて、
直列受信部１０１の出力ＰＢ及びＰＥに生じる２つのビ
ットを記憶する。もし入力ＢＩの信号が活動化されれ
ば、ＢＩに対応するビットは１であり、パケットＦＩＦ
Ｏ １０３ に記憶されているバイトはパケットの最初の
バイトであることを意味する。同様に、入力ＥＩに対応
するビットはパケットの最後のバイトを表わす。デリミ
タＦＩＦＯ １０４ への書込み動作は受信制御部１０２
の出力ＡＢの信号により制御される。この信号はリンク
によりデリミタＦＩＦＯ １０４ の入力Ｗに運ばれる。
【００２９】パケットＦＩＦＯ（バッファのサービス）
からポートA01P0〜A01P7へのパケットの転送は、転送制
御部１０６でその出力ＤＢの信号によって制御される。
この信号は、リンクによってパケットＦＩＦＯの入力Ｒ
に運ばれ、活動化されると、パケットＦＩＦＯ １０３
のＦＩＦＯメモリから読取り動作を生じさせ、その結
果、パケットＦＩＦＯの出力Ｏから８ビット・リンクを
介してラッチ１０７の入力Ｉにバイトが転送される。転
送制御部１０６の出力ＤＢからの同じ信号によってラッ
チ１０７の入力Ｓは活動化されるので、転送されたバイ
トはラッチ１０７に記憶される。記憶されたバイトは８
ビット・リンクによってラッチ１０７の出力Ｏからポー
トA01P0〜A01P7に運ばれる。
からポートA01P0〜A01P7へのパケットの転送は、転送制
御部１０６でその出力ＤＢの信号によって制御される。
この信号は、リンクによってパケットＦＩＦＯの入力Ｒ
に運ばれ、活動化されると、パケットＦＩＦＯ １０３
のＦＩＦＯメモリから読取り動作を生じさせ、その結
果、パケットＦＩＦＯの出力Ｏから８ビット・リンクを
介してラッチ１０７の入力Ｉにバイトが転送される。転
送制御部１０６の出力ＤＢからの同じ信号によってラッ
チ１０７の入力Ｓは活動化されるので、転送されたバイ
トはラッチ１０７に記憶される。記憶されたバイトは８
ビット・リンクによってラッチ１０７の出力Ｏからポー
トA01P0〜A01P7に運ばれる。
【００３０】前述のようなパケットＦＩＦＯからバスへ
のパケット転送動作の開始は(ａ)転送制御部１０６はそ
の入力ＡでポートA01A0〜A01A3からのアドレス、0000と
1111の間の２進数を識別し、且つ(ｂ)転送制御部１０６
はその入力ＧＯで、活動状態のときバス・アービトレー
ション装置３４で生成されパケット転送の進行を表わす
信号（入力アダプタがバス・アービトレーション装置か
ら受取ったバス制御信号）を検出することが条件であ
る。そして転送制御部１０６は出力ＢＳＹを活動化（バ
スの制御を取得）し、その信号はポートA01BSYに送られ
る。
のパケット転送動作の開始は(ａ)転送制御部１０６はそ
の入力ＡでポートA01A0〜A01A3からのアドレス、0000と
1111の間の２進数を識別し、且つ(ｂ)転送制御部１０６
はその入力ＧＯで、活動状態のときバス・アービトレー
ション装置３４で生成されパケット転送の進行を表わす
信号（入力アダプタがバス・アービトレーション装置か
ら受取ったバス制御信号）を検出することが条件であ
る。そして転送制御部１０６は出力ＢＳＹを活動化（バ
スの制御を取得）し、その信号はポートA01BSYに送られ
る。
【００３１】パケット転送動作の終了はパケットＦＩＦ
Ｏ １０３ からパケットの最後のバイトが読取られ、同
時にデリミタＦＩＦＯ １０４の出力ＥＯが活動化され
たときトリガされる。従って、入力ＰＥの活動化を識別
する転送制御部１０６は、バイトがラッチ１０７に転送
された後、そのＢＳＹラインを非活動化して転送の終了
をバス・アービトレーション装置３４に知らせる。
Ｏ １０３ からパケットの最後のバイトが読取られ、同
時にデリミタＦＩＦＯ １０４の出力ＥＯが活動化され
たときトリガされる。従って、入力ＰＥの活動化を識別
する転送制御部１０６は、バイトがラッチ１０７に転送
された後、そのＢＳＹラインを非活動化して転送の終了
をバス・アービトレーション装置３４に知らせる。
【００３２】ＴＲＢカウンタ１１０の内容は、限界に達
する時間(ＴＲＢ)θ1に近い(入力アダプタｊのＴＲＢは
θjで示される)。ＴＲＢカウンタの動作は３つのパラメ
ータを含む。１つのパラメータは全ての入力アダプタに
ついて同じ値であり、他の２つのパラメータはそれぞれ
の入力アダプタについて異なる値を持つかも知れない。
する時間(ＴＲＢ)θ1に近い(入力アダプタｊのＴＲＢは
θjで示される)。ＴＲＢカウンタの動作は３つのパラメ
ータを含む。１つのパラメータは全ての入力アダプタに
ついて同じ値であり、他の２つのパラメータはそれぞれ
の入力アダプタについて異なる値を持つかも知れない。
【００３３】第１のパラメータを示すＵはＴＲＢカウン
タ１１０の単位カウントに対応する時間間隔を表わす。
換言すれば、ＵをＴＲＢカウンタにある単位カウントに
対応する時間とすると、θi＝ＮiＵになるようにＴＲＢ
カウンタの内容を整数、例えばＮiにとる。ここで、Ｎi
は任意の時点における入力アダプタｉのＴＲＢカウンタ
の値を示す。ＴＲＢカウンタは、入力アダプタが異なっ
ても、同じ（ビットの）長さ及び同じパラメータＵを有
するものと仮定する。
タ１１０の単位カウントに対応する時間間隔を表わす。
換言すれば、ＵをＴＲＢカウンタにある単位カウントに
対応する時間とすると、θi＝ＮiＵになるようにＴＲＢ
カウンタの内容を整数、例えばＮiにとる。ここで、Ｎi
は任意の時点における入力アダプタｉのＴＲＢカウンタ
の値を示す。ＴＲＢカウンタは、入力アダプタが異なっ
ても、同じ（ビットの）長さ及び同じパラメータＵを有
するものと仮定する。
【００３４】他の２つのパラメータはアダプタ毎に異な
る値を持つことができる。Ｖi(i=1,...,16) は、始動時
点（電源が投入される時点）において入力アダプタｉに
あるＴＲＢカウンタの内容を表わすものとする。Ｆi(i=
1,...,16) は、入力アダプタｉを特徴づける整数を表わ
すものであり、下記のように定められる。入力アダプタ
ｉにあるパケットＦＩＦＯがＦi バイトずつ増加する毎
に、ＴＲＢカウンタは１ずつ減少する。更に、入力アダ
プタｉにあるパケットＦＩＦＯがＦi バイトずつ減少す
る毎に、ＴＲＢカウンタは１ずつ増加する。Ｆi は入力
アダプタｉのカウント係数と呼ぶ。
る値を持つことができる。Ｖi(i=1,...,16) は、始動時
点（電源が投入される時点）において入力アダプタｉに
あるＴＲＢカウンタの内容を表わすものとする。Ｆi(i=
1,...,16) は、入力アダプタｉを特徴づける整数を表わ
すものであり、下記のように定められる。入力アダプタ
ｉにあるパケットＦＩＦＯがＦi バイトずつ増加する毎
に、ＴＲＢカウンタは１ずつ減少する。更に、入力アダ
プタｉにあるパケットＦＩＦＯがＦi バイトずつ減少す
る毎に、ＴＲＢカウンタは１ずつ増加する。Ｆi は入力
アダプタｉのカウント係数と呼ぶ。
【００３５】最初にＵを決定する方法を説明する。ＳF
は全てのＳiのうちの最小のものとする。ここでＳi は
ｉ番目の通信リンクの速度である(i=1,...,16)。ＴＲＢ
カウンタのどれかに記憶する必要がある最大のＴＲＢの
値は、当該リンク速度に対応するアダプタで生じ、その
値は２Ｍ／ＳF である。ここで、Ｍは最大のパケットの
ビットの長さ（バッファ・システムによって伝送される
最も大きいメッセージのサイズ）である。ｂはＴＲＢカ
ウンタのビットの長さとする。ＴＲＢは負ではないか
ら、ＴＲＢカウンタに記憶できる最大の値は ２b−１で
ある。従って、次の関係式が成立つ。
は全てのＳiのうちの最小のものとする。ここでＳi は
ｉ番目の通信リンクの速度である(i=1,...,16)。ＴＲＢ
カウンタのどれかに記憶する必要がある最大のＴＲＢの
値は、当該リンク速度に対応するアダプタで生じ、その
値は２Ｍ／ＳF である。ここで、Ｍは最大のパケットの
ビットの長さ（バッファ・システムによって伝送される
最も大きいメッセージのサイズ）である。ｂはＴＲＢカ
ウンタのビットの長さとする。ＴＲＢは負ではないか
ら、ＴＲＢカウンタに記憶できる最大の値は ２b−１で
ある。従って、次の関係式が成立つ。
【数２】
【００３６】ｊ番目のアダプタにあるパケットＦＩＦＯ
の内容をＱj とする。全てのパケットＦＩＦＯが空であ
る始動時に、Ｑj＝０とするＴＲＢの定義を用いて、Ｖi
Ｕ＝２Ｍ／Ｓi が得られる。従って、アダプタｉにある
ＴＲＢカウンタの最初の値は次のようになる。
の内容をＱj とする。全てのパケットＦＩＦＯが空であ
る始動時に、Ｑj＝０とするＴＲＢの定義を用いて、Ｖi
Ｕ＝２Ｍ／Ｓi が得られる。従って、アダプタｉにある
ＴＲＢカウンタの最初の値は次のようになる。
【数３】
【００３７】ＴＲＢカウンタ１１０は始動時に転送制御
部１０６の出力ＩＮＩＴの信号によってＶi にセットさ
れる。
部１０６の出力ＩＮＩＴの信号によってＶi にセットさ
れる。
【００３８】ある任意の時点でのｉ番目のアダプタにあ
るパケットＦＩＦＯの内容をＱi とし、ＴＲＢカウンタ
の値をＮi とすると、ＴＲＢの定義から次の式が成立
つ。
るパケットＦＩＦＯの内容をＱi とし、ＴＲＢカウンタ
の値をＮi とすると、ＴＲＢの定義から次の式が成立
つ。
【数４】
【００３９】カウント係数Ｆi の定義を用いて次の式が
得られる。
得られる。
【数５】
【００４０】そして、アダプタｉのカウント係数Ｆi＝
ＵＳiである。
ＵＳiである。
【００４１】速度Ｓi(i=1,...,16)はＳFの倍数、即ちあ
る整数αiについてＳi＝αiＳFであると仮定する。Ｓi
を参照するとき、情報（パケット）ビットが入力アダプ
タに到着する速度が考慮される。この速度は通信リンク
で用いる媒体内のビット・ストリームの速度から僅かに
異なるかも知れない。通常のキャリヤで用いるディジタ
ル階層は、例えば、複数の等価音声回線で構築される。
６４Ｋビット／秒のＤＳ−０は１回線を備え、１．５４
４Ｍビット／秒のＤＳ−１は２４回線を備え、３．１５
２Ｍビット／秒のＤＳ−１Ｃは４８回線を備える。よっ
て、もしＵＳFが整数であることが確認されれば、ＵＳi
(i=1,...,16) も整数である。
る整数αiについてＳi＝αiＳFであると仮定する。Ｓi
を参照するとき、情報（パケット）ビットが入力アダプ
タに到着する速度が考慮される。この速度は通信リンク
で用いる媒体内のビット・ストリームの速度から僅かに
異なるかも知れない。通常のキャリヤで用いるディジタ
ル階層は、例えば、複数の等価音声回線で構築される。
６４Ｋビット／秒のＤＳ−０は１回線を備え、１．５４
４Ｍビット／秒のＤＳ−１は２４回線を備え、３．１５
２Ｍビット／秒のＤＳ−１Ｃは４８回線を備える。よっ
て、もしＵＳFが整数であることが確認されれば、ＵＳi
(i=1,...,16) も整数である。
【００４２】ここで、Ｍ＝1000バイト、ｂ＝１０ビット
とし、Ｓmax を最大のリンク速度、Ｓmax／ＳF＝２８と
する。アダプタｉでＳi＝ＳFの場合に、ＵＳF≧２Ｍ／
(２b−１)が成立つと推論される。カウント係数は、２
Ｍ／(２b− １) よりも大きいか又はそれに等しい最小
の整数になるように選択される、この場合はＦi＝２ に
なる。例えば、アダプタｊでＳj＝Ｓmax の場合、Ｆj＝
ＵＳmax＝２８ＵＳF＝５６になる。他の全てのアダプタ
のカウント係数は２と５６の間の整数である。
とし、Ｓmax を最大のリンク速度、Ｓmax／ＳF＝２８と
する。アダプタｉでＳi＝ＳFの場合に、ＵＳF≧２Ｍ／
(２b−１)が成立つと推論される。カウント係数は、２
Ｍ／(２b− １) よりも大きいか又はそれに等しい最小
の整数になるように選択される、この場合はＦi＝２ に
なる。例えば、アダプタｊでＳj＝Ｓmax の場合、Ｆj＝
ＵＳmax＝２８ＵＳF＝５６になる。他の全てのアダプタ
のカウント係数は２と５６の間の整数である。
【００４３】パケットＦＩＦＯ １０３ がＦi だけ減少
（増加）する毎に、ＴＲＢカウンタ１１０は１ずつ増加
（減少）する。ＴＲＢカウンタ１１０の更新は増加カウ
ンタ１１２、ＰＣＦ検出器１０８及びＮＣＦ検出器１０
９によって行われる。ＰＣＦ検出器及びＮＣＦ検出器は
それぞれ正カウント係数検出器及び負カウント係数検出
器を表わす。次に、これが入力アダプタ１によってどの
ように成し遂げられるかを説明する。
（増加）する毎に、ＴＲＢカウンタ１１０は１ずつ増加
（減少）する。ＴＲＢカウンタ１１０の更新は増加カウ
ンタ１１２、ＰＣＦ検出器１０８及びＮＣＦ検出器１０
９によって行われる。ＰＣＦ検出器及びＮＣＦ検出器は
それぞれ正カウント係数検出器及び負カウント係数検出
器を表わす。次に、これが入力アダプタ１によってどの
ように成し遂げられるかを説明する。
【００４４】増加カウンタ１１２は、パケットＦＩＦＯ
１０３ にバイトが記憶される毎に１増加し且つバイト
がパケットＦＩＦＯ １０３ から検索される毎に１減少
する増／減カウンタである。増加信号は受信制御部１０
２の出力ＡＢに生成され、減少信号は転送制御部１０６
の出力ＤＢに生成される。増加カウンタ１１２によって
提供する必要がある最大の数は（前述のように）５６で
あるから、増加カウンタ１１２は６ビットの長さにな
る。
１０３ にバイトが記憶される毎に１増加し且つバイト
がパケットＦＩＦＯ １０３ から検索される毎に１減少
する増／減カウンタである。増加信号は受信制御部１０
２の出力ＡＢに生成され、減少信号は転送制御部１０６
の出力ＤＢに生成される。増加カウンタ１１２によって
提供する必要がある最大の数は（前述のように）５６で
あるから、増加カウンタ１１２は６ビットの長さにな
る。
【００４５】ＰＣＦ検出器１０８は増加カウンタ１１２
にあるＦ1 のカウントを検出する論理回路から成る。前
記カウントが検出されると、リセット信号がＰＣＦ検出
器１０８の出力Ｓから増加カウンタ１１２の入力ＲＳＴ
に送られ、増加カウンタ１１２は０にリセットされる。
更に、ＰＣＦ検出器１０８はＴＲＢカウンタ１１０の正
（＋）入力を活動化させる。ＮＣＦ検出器１０９は増加
カウンタ１１２にある−Ｆ1 のカウントを検出する論理
回路から成る。同様に、前記カウントが検出されると、
増加カウンタ１１２は０にリセットされ、ＴＲＢカウン
タの負（−）入力が活動化される。
にあるＦ1 のカウントを検出する論理回路から成る。前
記カウントが検出されると、リセット信号がＰＣＦ検出
器１０８の出力Ｓから増加カウンタ１１２の入力ＲＳＴ
に送られ、増加カウンタ１１２は０にリセットされる。
更に、ＰＣＦ検出器１０８はＴＲＢカウンタ１１０の正
（＋）入力を活動化させる。ＮＣＦ検出器１０９は増加
カウンタ１１２にある−Ｆ1 のカウントを検出する論理
回路から成る。同様に、前記カウントが検出されると、
増加カウンタ１１２は０にリセットされ、ＴＲＢカウン
タの負（−）入力が活動化される。
【００４６】パケット・カウンタ１０５はパケットＦＩ
ＦＯ １０３ にあるパケットの数を保持する増／減カウ
ンタである。その＋Ｐ入力は直列受信部１０１の出力Ｐ
Ｅからの "受取ったパケットの終了" 信号によって活動
化される。その−Ｐ入力はデリミタＦＩＦＯ １０４ の
出力ＥＯからの "転送されたパケットの終了" 信号によ
って活動化される。そのＣＴ出力からの、現在のカウン
トが非０であることを知らせる信号は、リンクによって
転送制御部１０６の入力ＣＴに送られる。
ＦＯ １０３ にあるパケットの数を保持する増／減カウ
ンタである。その＋Ｐ入力は直列受信部１０１の出力Ｐ
Ｅからの "受取ったパケットの終了" 信号によって活動
化される。その−Ｐ入力はデリミタＦＩＦＯ １０４ の
出力ＥＯからの "転送されたパケットの終了" 信号によ
って活動化される。そのＣＴ出力からの、現在のカウン
トが非０であることを知らせる信号は、リンクによって
転送制御部１０６の入力ＣＴに送られる。
【００４７】バイト・カウンタ／検出器１１３はパケッ
トＦＩＦＯ １０３ にあるバイトのカウントを保持する
増／減カウンタである。そのＢ＋入力は受信制御部１０
２の出力ＡＢからの信号によって活動化される。その−
Ｂ入力は転送制御部１０６の出力ＤＢからの信号によっ
て活動化される。そのＥＣ出力は、後で説明するように
パケットＦＩＦＯ １０３ は本質的に完全なパケットを
有することをバイトのカウントが示す毎に活動化され
る。
トＦＩＦＯ １０３ にあるバイトのカウントを保持する
増／減カウンタである。そのＢ＋入力は受信制御部１０
２の出力ＡＢからの信号によって活動化される。その−
Ｂ入力は転送制御部１０６の出力ＤＢからの信号によっ
て活動化される。そのＥＣ出力は、後で説明するように
パケットＦＩＦＯ １０３ は本質的に完全なパケットを
有することをバイトのカウントが示す毎に活動化され
る。
【００４８】リンクｉ上のバッファが少なくともｘiビ
ットを含む場合は、ｘiはそれが本質的に完全なパケッ
トを含むように定め、通信リンクは割込みできず且つパ
ケットの長さはそのビットが到着するまで分からないも
のと仮定すると、Ｍビットの要求を満たすのに必要な時
間は、次の式に示すように、残余のパケットが到着する
のに必要な時間に等しい。
ットを含む場合は、ｘiはそれが本質的に完全なパケッ
トを含むように定め、通信リンクは割込みできず且つパ
ケットの長さはそのビットが到着するまで分からないも
のと仮定すると、Ｍビットの要求を満たすのに必要な時
間は、次の式に示すように、残余のパケットが到着する
のに必要な時間に等しい。
【数６】
【００４９】ここで、Ｓi はリンク速度であり、Ｓはサ
ーバの速度である。もしＭがバイトで示されれば、ｘi
もバイトで示される。例えば、もしＭ＝1000バイト、且
つＳi／Ｓ＝0.1ならば、ｘi＝900バイトである。
ーバの速度である。もしＭがバイトで示されれば、ｘi
もバイトで示される。例えば、もしＭ＝1000バイト、且
つＳi／Ｓ＝0.1ならば、ｘi＝900バイトである。
【００５０】場合によっては、パケットの長さは、あら
ゆるパケットの長さが、例えば、その最初の数バイトに
コード化されると、その全てのビットが到着しないうち
に分かる。従って、本明細書に記述された方式は次のよ
うに拡張することができる。値ｘi は、Ｍがパケットの
実際の長さ、例えばＬに置換えらることを除けば、前述
の式と類似の式を有する。ｘi はＬとともに変るから、
入力パケット毎に計算し直してその値をバイト・カウン
タ１１３に供給する必要がある。
ゆるパケットの長さが、例えば、その最初の数バイトに
コード化されると、その全てのビットが到着しないうち
に分かる。従って、本明細書に記述された方式は次のよ
うに拡張することができる。値ｘi は、Ｍがパケットの
実際の長さ、例えばＬに置換えらることを除けば、前述
の式と類似の式を有する。ｘi はＬとともに変るから、
入力パケット毎に計算し直してその値をバイト・カウン
タ１１３に供給する必要がある。
【００５１】バイト・カウンタ／検出器１１３における
ロジックは、カウントがｘ1 よりも高ければ必ず出力Ｅ
Ｃを活動化する（値ｘi はリンク速度によるのでアダプ
タによって異なるかも知れない）。クロック・サイクル
（ＣＬ入力参照）毎に、転送制御部１０６は、そのＣＴ
入力が活動化される（パケット・カウンタ１０５は少な
くとも１つの完全なパケットがあることを示す）か又は
そのＥＣ入力が活動化される（バイト・カウンタ１１３
はほぼ完全なパケットがあることを示す）場合に、その
ＰＫＴ出力を活動化させる。ＰＫＴ出力からの信号はリ
ンクによってポートA01PKTに運ばれる。
ロジックは、カウントがｘ1 よりも高ければ必ず出力Ｅ
Ｃを活動化する（値ｘi はリンク速度によるのでアダプ
タによって異なるかも知れない）。クロック・サイクル
（ＣＬ入力参照）毎に、転送制御部１０６は、そのＣＴ
入力が活動化される（パケット・カウンタ１０５は少な
くとも１つの完全なパケットがあることを示す）か又は
そのＥＣ入力が活動化される（バイト・カウンタ１１３
はほぼ完全なパケットがあることを示す）場合に、その
ＰＫＴ出力を活動化させる。ＰＫＴ出力からの信号はリ
ンクによってポートA01PKTに運ばれる。
【００５２】次に、図１のバス・アービトレーション装
置３４の内部構造を示す図３について説明する。バッフ
ァ・サービス方式は本明細書ではＭＩＮアルゴリズム
（図４参照）による。
置３４の内部構造を示す図３について説明する。バッフ
ァ・サービス方式は本明細書ではＭＩＮアルゴリズム
（図４参照）による。
【００５３】バス・アービトレーション装置３４のポー
トB01T0〜B01T9はバス３３により入力アダプタ１のポー
トA01T0〜A01T9にリンクされる（図２参照）。これらの
ポートで１０ビットの数は入力アダプタ１のＴＲＢに対
応する。他の全てのアダプタにも類似のリンクが存在す
る。これらの１６の１０ビットの数はバス・アービトレ
ーション制御部２１７の制御の下にその出力ＷＩからの
信号により定期的にラッチ２０１〜２１６に記憶され
る。これらのラッチの内容はリンクによりアービトレー
ション・ロジック２１８の入力Ｔ(1)〜Ｔ(16) に運ばれ
る。
トB01T0〜B01T9はバス３３により入力アダプタ１のポー
トA01T0〜A01T9にリンクされる（図２参照）。これらの
ポートで１０ビットの数は入力アダプタ１のＴＲＢに対
応する。他の全てのアダプタにも類似のリンクが存在す
る。これらの１６の１０ビットの数はバス・アービトレ
ーション制御部２１７の制御の下にその出力ＷＩからの
信号により定期的にラッチ２０１〜２１６に記憶され
る。これらのラッチの内容はリンクによりアービトレー
ション・ロジック２１８の入力Ｔ(1)〜Ｔ(16) に運ばれ
る。
【００５４】バス・アービトレーション装置３４のポー
トB01PKTはバス３３によって入力アダプタ１のポートA0
1PKTにリンクされる（図２参照）。この信号は、入力ア
ダプタ１が少なくとも１つの完全なパケットを取得する
か又は本質的に完全なパケットを取得し従って次のサー
ビス周期でサービスされる候補であるときは必ず活動化
される。他の全ての入力アダプタについて類似のリンク
が存在する。これらの１６の１ビット信号はバス・アー
ビトレーション制御部２１７の制御の下にその出力ＷＩ
からの信号によって定期的にラッチ２０１Ａ〜２１６Ａ
に記憶される。これらのラッチの内容はリンクを介して
アービトレーション・ロジック２１８の入力Ｃ(1)〜Ｃ
(16) に運ばれる。
トB01PKTはバス３３によって入力アダプタ１のポートA0
1PKTにリンクされる（図２参照）。この信号は、入力ア
ダプタ１が少なくとも１つの完全なパケットを取得する
か又は本質的に完全なパケットを取得し従って次のサー
ビス周期でサービスされる候補であるときは必ず活動化
される。他の全ての入力アダプタについて類似のリンク
が存在する。これらの１６の１ビット信号はバス・アー
ビトレーション制御部２１７の制御の下にその出力ＷＩ
からの信号によって定期的にラッチ２０１Ａ〜２１６Ａ
に記憶される。これらのラッチの内容はリンクを介して
アービトレーション・ロジック２１８の入力Ｃ(1)〜Ｃ
(16) に運ばれる。
【００５５】アービトレーション・ロジック２１８はＭ
ＩＮアルゴリズム（図４参照）に従って次にサービスさ
れるバッファを選択する回路から成る。アービトレーシ
ョン・ロジック２１８の出力ＡＮ１は、次のサービス周
期でサービスされるアダプタの番号を表わす４ビットの
数である。
ＩＮアルゴリズム（図４参照）に従って次にサービスさ
れるバッファを選択する回路から成る。アービトレーシ
ョン・ロジック２１８の出力ＡＮ１は、次のサービス周
期でサービスされるアダプタの番号を表わす４ビットの
数である。
【００５６】バス・アービトレーション制御部２１７は
その入力Ｉの信号が活動状態であるかどうかを判定する
ことによりパケット転送の終了を検出する（入力Ｉはバ
ス・アービトレーション装置３４のポートＢＳＹ及び転
送制御部１０６のＢＳＹ出力にリンクされる）。ＢＳＹ
が活動状態から非活動状態に変わると、これはバスの制
御を持った入力アダプタが今それを放棄したことを示
す。そしてアービトレーション・ロジック２１８の出力
ＡＮ１はアービトレーション制御部２１７の制御の下に
その出力ＷＯからの信号によって "活動状態のアダプタ
番号" と表示されたラッチ２１９に記憶される。次に、
バス・アービトレーション制御部２１７はその出力ＧＯ
を活動化させる。これは２１９で指定された入力アダプ
タがバスの制御を取得するための進行記号である。全て
のバス動作のタイミングを供給するクロック信号も出力
ＣＬで生成される。
その入力Ｉの信号が活動状態であるかどうかを判定する
ことによりパケット転送の終了を検出する（入力Ｉはバ
ス・アービトレーション装置３４のポートＢＳＹ及び転
送制御部１０６のＢＳＹ出力にリンクされる）。ＢＳＹ
が活動状態から非活動状態に変わると、これはバスの制
御を持った入力アダプタが今それを放棄したことを示
す。そしてアービトレーション・ロジック２１８の出力
ＡＮ１はアービトレーション制御部２１７の制御の下に
その出力ＷＯからの信号によって "活動状態のアダプタ
番号" と表示されたラッチ２１９に記憶される。次に、
バス・アービトレーション制御部２１７はその出力ＧＯ
を活動化させる。これは２１９で指定された入力アダプ
タがバスの制御を取得するための進行記号である。全て
のバス動作のタイミングを供給するクロック信号も出力
ＣＬで生成される。
【００５７】バス３３（図１）は入力アダプタ１〜１
６、出力アダプタ１７〜３２及びバス・アービトレーシ
ョン装置３４にあるポートをリンクするワイヤのセット
から成る。即ち、バス・アービトレーション装置３４に
あるポートＡ０〜Ａ３、Ｍ、ＣＬ、ＢＳＹは入力アダプ
タ１にあるポートA01A0〜A01A3、A01M、A01CL、A01BSY
及び入力アダプタ２〜１６にある類似のポートにリンク
される。更に、バス・アービトレーション装置３４にあ
るポートB01T0〜B01T9は入力アダプタ１にあるポートA0
1T0〜A01T9にリンクされ、バス・アービトレーション装
置３４にあるポートB02T0〜B02T9は入力アダプタ２にあ
るポートA02T0〜A02T9にリンクされる。以下、同様であ
る。
６、出力アダプタ１７〜３２及びバス・アービトレーシ
ョン装置３４にあるポートをリンクするワイヤのセット
から成る。即ち、バス・アービトレーション装置３４に
あるポートＡ０〜Ａ３、Ｍ、ＣＬ、ＢＳＹは入力アダプ
タ１にあるポートA01A0〜A01A3、A01M、A01CL、A01BSY
及び入力アダプタ２〜１６にある類似のポートにリンク
される。更に、バス・アービトレーション装置３４にあ
るポートB01T0〜B01T9は入力アダプタ１にあるポートA0
1T0〜A01T9にリンクされ、バス・アービトレーション装
置３４にあるポートB02T0〜B02T9は入力アダプタ２にあ
るポートA02T0〜A02T9にリンクされる。以下、同様であ
る。
【００５８】次に図４について説明する。図４は図３の
アービトレーション・ロジック２１８で実現されるＭＩ
Ｎアルゴリズムの流れ図を示す。ここでは、θ1〜θ16
は図３の入力Ｔ(１)〜Ｔ(１６)の１０ビットの数の値を
表わし、Ｃ(１)〜Ｃ(１６)は図３の入力Ｃ(１)〜Ｃ(１
６)の２進値を表わす（対応する入力信号が活動化され
ている場合、この値は１である）。ＡＮ及びＡＮ１はそ
れぞれ図３の４ビット入力ＡＮ及び出力ＡＮ１の値を表
わす。記号ｊ及びＭＩＮは計算に用いる変数である。ｊ
の値は１〜１６であるが、ＭＩＮはＴＲＢ(θjs)のセッ
トから最小のＴＲＢθj の値を計算するために用いる。
図３のバス・アービトレーション制御部２１７の制御の
下にそれぞれ実行される計算はＡ（図４）で始まる。
アービトレーション・ロジック２１８で実現されるＭＩ
Ｎアルゴリズムの流れ図を示す。ここでは、θ1〜θ16
は図３の入力Ｔ(１)〜Ｔ(１６)の１０ビットの数の値を
表わし、Ｃ(１)〜Ｃ(１６)は図３の入力Ｃ(１)〜Ｃ(１
６)の２進値を表わす（対応する入力信号が活動化され
ている場合、この値は１である）。ＡＮ及びＡＮ１はそ
れぞれ図３の４ビット入力ＡＮ及び出力ＡＮ１の値を表
わす。記号ｊ及びＭＩＮは計算に用いる変数である。ｊ
の値は１〜１６であるが、ＭＩＮはＴＲＢ(θjs)のセッ
トから最小のＴＲＢθj の値を計算するために用いる。
図３のバス・アービトレーション制御部２１７の制御の
下にそれぞれ実行される計算はＡ（図４）で始まる。
【００５９】ステップ３０１で、変数ＭＩＮ及びｊは初
期化される。変数ｊは値１を取得するのに対し、変数Ｍ
ＩＮは１０ビットの２進レジスタに記憶できる最大値、
即ち２10−１が割当てられる。ステップ３０２で、条件
Ｃ(ｊ)が検査される。もしＣ(ｊ)＝０であれば、これは
ｊ番目の入力アダプタがθM の決定に参加しないことを
意味するのでステップ３０３及び３０４はスキップさ
れ、計算の手順は直にステップ３０５に進む。しかしな
がら、もしＣ(ｊ)＝１であれば、手順はステップ３０３
に進み、ＭＩＮはθ1と比較される。もしθ1の方が小さ
ければ、ステップ３０４で、ＭＩＮは新しい値、即ちθ
1 の値を取得する。さもなければ、ＭＩＮは変更され
ず、手順はステップ３０５に進む。ステップ３０５で、
ｊは１だけ増加される。ステップ３０６で、ｊの値が検
査される。もしｊが１６よりも大きければ、手順はステ
ップ３０７に進む。さもなければ、手順はステップ３０
２に戻る。この時点で、ＭＩＮの値はθM である。
期化される。変数ｊは値１を取得するのに対し、変数Ｍ
ＩＮは１０ビットの２進レジスタに記憶できる最大値、
即ち２10−１が割当てられる。ステップ３０２で、条件
Ｃ(ｊ)が検査される。もしＣ(ｊ)＝０であれば、これは
ｊ番目の入力アダプタがθM の決定に参加しないことを
意味するのでステップ３０３及び３０４はスキップさ
れ、計算の手順は直にステップ３０５に進む。しかしな
がら、もしＣ(ｊ)＝１であれば、手順はステップ３０３
に進み、ＭＩＮはθ1と比較される。もしθ1の方が小さ
ければ、ステップ３０４で、ＭＩＮは新しい値、即ちθ
1 の値を取得する。さもなければ、ＭＩＮは変更され
ず、手順はステップ３０５に進む。ステップ３０５で、
ｊは１だけ増加される。ステップ３０６で、ｊの値が検
査される。もしｊが１６よりも大きければ、手順はステ
ップ３０７に進む。さもなければ、手順はステップ３０
２に戻る。この時点で、ＭＩＮの値はθM である。
【００６０】ステップ３０７で、ｊはＡＮ、現に活動状
態の入力アダプタの番号の値が割当てられる。ステップ
３０８で、ｊの値は１だけ増加される。ステップ３１０
で、ｊの値が検査される。もしｊが１６よりも大きけれ
ば、ステップ３０９で、ｊは１が割当てられ、計算の手
順はステップ３１１に進む。さもなければ、手順は直に
ステップ３１１に進む。ステップ３１１で、条件Ｃ(ｊ)
が検査される。もしＣ(ｊ)が０であれば、手順はステッ
プ３０８に戻る。さもなければ、手順はステップ３１２
に進む。ステップ３１２で、値θj はＭＩＮの値と比較
される。もし両者が等しければ、ｊは次にサービスされ
るアダプタの番号であるので、ステップ３１３で、ｊの
値はＡＮ１が割当てられる。さもなければ、手順はステ
ップ３０８に戻る。ステップ３１３で計算は終了する。
態の入力アダプタの番号の値が割当てられる。ステップ
３０８で、ｊの値は１だけ増加される。ステップ３１０
で、ｊの値が検査される。もしｊが１６よりも大きけれ
ば、ステップ３０９で、ｊは１が割当てられ、計算の手
順はステップ３１１に進む。さもなければ、手順は直に
ステップ３１１に進む。ステップ３１１で、条件Ｃ(ｊ)
が検査される。もしＣ(ｊ)が０であれば、手順はステッ
プ３０８に戻る。さもなければ、手順はステップ３１２
に進む。ステップ３１２で、値θj はＭＩＮの値と比較
される。もし両者が等しければ、ｊは次にサービスされ
るアダプタの番号であるので、ステップ３１３で、ｊの
値はＡＮ１が割当てられる。さもなければ、手順はステ
ップ３０８に戻る。ステップ３１３で計算は終了する。
【００６１】次に、ＦＵＬＬアルゴリズムを用いる入力
アダプタ１の内部構造を示す図５について説明する。Ｆ
ＵＬＬアルゴリズムを用いる入力アダプタ１の内部構造
は図２の内部構造（ＭＩＮアルゴリズムを用いる）に極
めて類似しているから、両者の間の相違点だけを説明す
る。
アダプタ１の内部構造を示す図５について説明する。Ｆ
ＵＬＬアルゴリズムを用いる入力アダプタ１の内部構造
は図２の内部構造（ＭＩＮアルゴリズムを用いる）に極
めて類似しているから、両者の間の相違点だけを説明す
る。
【００６２】バイト・カウンタ／検出器１１３は追加の
出力Ｍを有する。出力Ｍはカウンタにあるバイトの数が
パラメータＭの値に等しいか又はそれよりも大きいとき
必ず活動化される。この信号はリンクによって転送制御
部１０６の入力Ｍに運ばれる。もし入力Ｍが活動化され
れば、クロック・サイクル（入力ＣＬ参照）毎に、転送
制御部１０６はその出力ＭＣを活動化させる。ＭＣ信号
はリンクによってポートA01MC に運ばれる。
出力Ｍを有する。出力Ｍはカウンタにあるバイトの数が
パラメータＭの値に等しいか又はそれよりも大きいとき
必ず活動化される。この信号はリンクによって転送制御
部１０６の入力Ｍに運ばれる。もし入力Ｍが活動化され
れば、クロック・サイクル（入力ＣＬ参照）毎に、転送
制御部１０６はその出力ＭＣを活動化させる。ＭＣ信号
はリンクによってポートA01MC に運ばれる。
【００６３】次に、ＦＵＬＬアルゴリズムを用いるバス
・アービトレーション装置３４の内部構造を示す図６に
ついて説明する。これは図３の内部構造（ＭＩＮアルゴ
リズムを用いる）に極めて類似しているから、両者の間
の相違点だけを説明する。
・アービトレーション装置３４の内部構造を示す図６に
ついて説明する。これは図３の内部構造（ＭＩＮアルゴ
リズムを用いる）に極めて類似しているから、両者の間
の相違点だけを説明する。
【００６４】ポートB01MCはバスによって入力アダプタ
１のポートA01MCに接続される。他のアダプタについて
も同様である。従って、入力アダプタ１のバッファがＭ
以上のバイトを含むとき、B01MC の信号は必ず活動化さ
れる。この信号に対応するビットは、バス・アービトレ
ーション制御部２１７の制御の下にその出力ＷＩからの
信号によってラッチ２０１Ｂに記憶される。他のアダプ
タの対応するビットも同様にラッチ２０２Ｂ〜２１６Ｂ
に記憶される。これらのラッチの出力はアービトレーシ
ョン・ロジック２１８の入力Ｍ(１)〜Ｍ(１６)から取出
される。アービトレーション・ロジック２１８はＦＵＬ
Ｌアルゴリズム（後で図７に関連して説明する）によっ
て次にサービスされるバッファを選択する回路から成
る。
１のポートA01MCに接続される。他のアダプタについて
も同様である。従って、入力アダプタ１のバッファがＭ
以上のバイトを含むとき、B01MC の信号は必ず活動化さ
れる。この信号に対応するビットは、バス・アービトレ
ーション制御部２１７の制御の下にその出力ＷＩからの
信号によってラッチ２０１Ｂに記憶される。他のアダプ
タの対応するビットも同様にラッチ２０２Ｂ〜２１６Ｂ
に記憶される。これらのラッチの出力はアービトレーシ
ョン・ロジック２１８の入力Ｍ(１)〜Ｍ(１６)から取出
される。アービトレーション・ロジック２１８はＦＵＬ
Ｌアルゴリズム（後で図７に関連して説明する）によっ
て次にサービスされるバッファを選択する回路から成
る。
【００６５】次に、図６のアービトレーション・ロジッ
ク２１８によって実現されるＦＵＬＬアルゴリズムをブ
ロック図形式で示す図７について説明する。ここでは、
θ1〜θ16は図３の入力Ｔ(１)〜Ｔ(１６)の値を表わ
し、Ｃ(１)〜Ｃ(１６)は図６の入力Ｃ(１)〜Ｃ(１６)の
値を表わすのに対し、Ｍ(１)〜Ｍ(１６)は図６の入力Ｍ
(１)〜Ｍ(１６)の値を表わす（対応する入力信号が活動
化されている場合、この値は１である）。ＡＮ及びＡＮ
１はそれぞれ図６の入力ＡＮ及び出力ＡＮ１の値を表わ
す。記号ｊ及びＭＩＮは計算で用いる変数である。ｊの
値は１〜１６をとるのに対し、ＭＩＮは１セットのＴＲ
Ｂから最小のＴＲＢの値を計算するために用いられる。
図６のバス・アービトレーション制御部２１７の制御の
下に反復して実行される計算は図７のＡで始まる。図７
の流れ図は、以下に説明する小さな相違点の外は、図４
の流れ図に類似している。図４のステップ３０２ではＣ
(ｊ)が０に等しいかどうかが検査されるが、図７のステ
ップ４０２ではＭ(ｊ)が０に等しいかどうかが検査され
る。ステップ３０６に続いて、ＭＩＮの値はθF であ
る。図４のステップ３１２ではθj がＭＩＮに等しいか
どうかが検査されるのに対し、ステップ４１２ではθj
がＭＩＮよりも小さいか又はそれに等しいかどうかが検
査される。
ク２１８によって実現されるＦＵＬＬアルゴリズムをブ
ロック図形式で示す図７について説明する。ここでは、
θ1〜θ16は図３の入力Ｔ(１)〜Ｔ(１６)の値を表わ
し、Ｃ(１)〜Ｃ(１６)は図６の入力Ｃ(１)〜Ｃ(１６)の
値を表わすのに対し、Ｍ(１)〜Ｍ(１６)は図６の入力Ｍ
(１)〜Ｍ(１６)の値を表わす（対応する入力信号が活動
化されている場合、この値は１である）。ＡＮ及びＡＮ
１はそれぞれ図６の入力ＡＮ及び出力ＡＮ１の値を表わ
す。記号ｊ及びＭＩＮは計算で用いる変数である。ｊの
値は１〜１６をとるのに対し、ＭＩＮは１セットのＴＲ
Ｂから最小のＴＲＢの値を計算するために用いられる。
図６のバス・アービトレーション制御部２１７の制御の
下に反復して実行される計算は図７のＡで始まる。図７
の流れ図は、以下に説明する小さな相違点の外は、図４
の流れ図に類似している。図４のステップ３０２ではＣ
(ｊ)が０に等しいかどうかが検査されるが、図７のステ
ップ４０２ではＭ(ｊ)が０に等しいかどうかが検査され
る。ステップ３０６に続いて、ＭＩＮの値はθF であ
る。図４のステップ３１２ではθj がＭＩＮに等しいか
どうかが検査されるのに対し、ステップ４１２ではθj
がＭＩＮよりも小さいか又はそれに等しいかどうかが検
査される。
【００６６】前述のパケット交換装置において、全ての
入力アダプタは、図１の入力アダプタ１のように、関連
した入力リンクを備え、該リンクでパケットはバッファ
・システムに到着する。他の実施例のなかには、バッフ
ァ・システム内のバッファの幾つかは、入力するパケッ
トのために関連入力リンクを備えるのに対し、他のバッ
ファは出力するパケットのために出力リンクを備えるこ
とがある。サーバが提供するサービスは、前者の場合に
はバッファを空にし、後者の場合にはバッファを満た
す。後者の場合、このようなシステムの実施例は図２乃
至図７に基づいて設計することができる。前記設計には
下記に概略的に示すような小さな変更が必要になるだけ
である。
入力アダプタは、図１の入力アダプタ１のように、関連
した入力リンクを備え、該リンクでパケットはバッファ
・システムに到着する。他の実施例のなかには、バッフ
ァ・システム内のバッファの幾つかは、入力するパケッ
トのために関連入力リンクを備えるのに対し、他のバッ
ファは出力するパケットのために出力リンクを備えるこ
とがある。サーバが提供するサービスは、前者の場合に
はバッファを空にし、後者の場合にはバッファを満た
す。後者の場合、このようなシステムの実施例は図２乃
至図７に基づいて設計することができる。前記設計には
下記に概略的に示すような小さな変更が必要になるだけ
である。
【００６７】後者の場合、図３、図４、図６及び図７は
変更されない。図２および図５は、入力リンクを有する
バッファについては変更されないが、出力リンクを有す
るバッファについては下記のような小変更を必要とす
る。図２で、入力リンクは出力リンクになり、従って転
送制御部１０６はバス（ポートA01P0〜A01P7）から出力
リンク(ポートLIN(1))へのバイトの転送を制御する。そ
の結果、データ経路の矢印の方向は逆になる。例えば、
バイトは、ポートA01P0〜A01P7からラッチ１０７の入力
Ｏ（前記例では出力Ｏ）に、そしてラッチ１０７の出力
Ｉ（前記例では入力Ｉ）からパケットFIFO １０３ の入
力Ｏ（前記例では出力Ｏ）に送られる。同様に、転送制
御部１０６の出力ＰＢ及びＰＥはそれぞれデリミタFIFO
１０４ の入力ＢＯ及びＥＯに送られる。そしてデリミ
タFIFO １０４ の入力ＢＩ及びＥＩは出力となり、それ
ぞれのリンクの方向は逆になる。受信制御部１０２の入
力ＢＣＬは出力となり、直列受信部１０１を介して出力
リンクのタイミングを制御する。パケットFIFO １０３
の入力Ｉは出力となり、直列受信部１０１の出力Ｐ、Ｐ
Ｂ、ＰＥ及びＢＣＬは入力となる。ＦＵＬＬアルゴリズ
ムの図５についても同一の変更が行われる。
変更されない。図２および図５は、入力リンクを有する
バッファについては変更されないが、出力リンクを有す
るバッファについては下記のような小変更を必要とす
る。図２で、入力リンクは出力リンクになり、従って転
送制御部１０６はバス（ポートA01P0〜A01P7）から出力
リンク(ポートLIN(1))へのバイトの転送を制御する。そ
の結果、データ経路の矢印の方向は逆になる。例えば、
バイトは、ポートA01P0〜A01P7からラッチ１０７の入力
Ｏ（前記例では出力Ｏ）に、そしてラッチ１０７の出力
Ｉ（前記例では入力Ｉ）からパケットFIFO １０３ の入
力Ｏ（前記例では出力Ｏ）に送られる。同様に、転送制
御部１０６の出力ＰＢ及びＰＥはそれぞれデリミタFIFO
１０４ の入力ＢＯ及びＥＯに送られる。そしてデリミ
タFIFO １０４ の入力ＢＩ及びＥＩは出力となり、それ
ぞれのリンクの方向は逆になる。受信制御部１０２の入
力ＢＣＬは出力となり、直列受信部１０１を介して出力
リンクのタイミングを制御する。パケットFIFO １０３
の入力Ｉは出力となり、直列受信部１０１の出力Ｐ、Ｐ
Ｂ、ＰＥ及びＢＣＬは入力となる。ＦＵＬＬアルゴリズ
ムの図５についても同一の変更が行われる。
【００６８】前述の良好な実施例で、ｂ(ＴＲＢカウン
タ１１０（図２）にあるビットの数)＝１０と仮定し
た。更に、リンクｉ(ｉ＝1,...,16)の速度ＳiはＳFの倍
数であると仮定した。これらの仮定の結果として、良好
な実施例で実施される方式は前述のようにＬＴＲＢ方式
に似ている。この良好な実施例は大部分の実際の場合に
満足すべきものである。しかしながら、所望すれば、実
施例の精度は次のようにかなり高めることができる。
タ１１０（図２）にあるビットの数)＝１０と仮定し
た。更に、リンクｉ(ｉ＝1,...,16)の速度ＳiはＳFの倍
数であると仮定した。これらの仮定の結果として、良好
な実施例で実施される方式は前述のようにＬＴＲＢ方式
に似ている。この良好な実施例は大部分の実際の場合に
満足すべきものである。しかしながら、所望すれば、実
施例の精度は次のようにかなり高めることができる。
【００６９】値ｂ（ＴＲＢカウンタ１１０のビット数）
を増すことにより、このビット数の制限から生じる誤り
を任意に小さくすることができる。ＴＲＢの計算は少し
も行わない異なるアプローチも可能である。すなわち、
アダプタｉがパケットFIFO中にＱi バイトを有すると仮
定すると、アダプタｉとアダプタｊのＴＲＢを比較する
ことは(２Ｍ−Ｑi)／Ｓiと(２Ｍ−Ｑj)／Ｓjとを比較す
ることを意味する。これは乗算を含む演算(２Ｍ−Ｑi)
Ｓjと(２Ｍ−Ｑj)Ｓiとを比較することに等しいので、
良好な実施例で説明した演算よりも効率は低いが、正確
に実行することができる。そして前記手順での比較は１
５回まで実行され、従って最小のＴＲＢが提供される。
を増すことにより、このビット数の制限から生じる誤り
を任意に小さくすることができる。ＴＲＢの計算は少し
も行わない異なるアプローチも可能である。すなわち、
アダプタｉがパケットFIFO中にＱi バイトを有すると仮
定すると、アダプタｉとアダプタｊのＴＲＢを比較する
ことは(２Ｍ−Ｑi)／Ｓiと(２Ｍ−Ｑj)／Ｓjとを比較す
ることを意味する。これは乗算を含む演算(２Ｍ−Ｑi)
Ｓjと(２Ｍ−Ｑj)Ｓiとを比較することに等しいので、
良好な実施例で説明した演算よりも効率は低いが、正確
に実行することができる。そして前記手順での比較は１
５回まで実行され、従って最小のＴＲＢが提供される。
【００７０】
【発明の効果】本発明によれば、オーバフローの可能性
を無くし、必要なバッファの大きさを最小にし且つリン
クの数及びそれらの相対速度とは無関係であるサービス
方式がバッファ・システムに提供される。
を無くし、必要なバッファの大きさを最小にし且つリン
クの数及びそれらの相対速度とは無関係であるサービス
方式がバッファ・システムに提供される。
【図１】本発明で用いるパケット交換装置（バッファ・
システム）の概要図である。
システム）の概要図である。
【図２】（ＭＩＮアルゴリズムと呼ばれる）θM を用い
る本発明で使用する入力アダプタの概要図である。
る本発明で使用する入力アダプタの概要図である。
【図３】ＭＩＮアルゴリズムを用いる本発明で使用する
バス・アービトレーション装置の概要図である。
バス・アービトレーション装置の概要図である。
【図４】ＭＩＮアルゴリズムのアービトレーション・ロ
ジックの流れ図である。
ジックの流れ図である。
【図５】（ＦＵＬＬアルゴリズムと呼ばれる）θF を用
いる本発明で使用する入力アダプタの概要図である。
いる本発明で使用する入力アダプタの概要図である。
【図６】ＦＵＬＬアルゴリズムのバス・アービトレーシ
ョン装置の概要図である。
ョン装置の概要図である。
【図７】ＦＵＬＬアルゴリズムのアービトレーション・
ロジックの流れ図である。
ロジックの流れ図である。
１ 入力アダプタ １６ 入力アダプタ １７ 出力アダプタ ３２ 出力アダプタ ３３ バス ３４ バス・アービトレーション装置 １０１ 直列受信部 １０２ 受信制御部 １０３ パケットＦＩＦＯ １０４ デリミタＦＩＦＯ １０５ パケット・カウンタ １０６ 転送制御部 １０７ ラッチ １０８ ＰＣＦ検出器 １０９ ＮＣＦ検出器 １１０ ＴＲＢカウンタ １１２ 増加カウンタ １１３ バイト・カウンタ／検出器 ２０１ ラッチ ２０１Ａ ラッチ ２０１Ｂ ラッチ ２１６ ラッチ ２１６Ａ ラッチ ２１６Ｂ ラッチ ２１７ バス・アービトレーション制御部 ２１８ アービトレーション・ロジック ２１９ ラッチ
フロントページの続き (72)発明者 ハリー・リチャード・ゲイル、ジュニァ アメリカ合衆国10562、ニューヨーク州 オッシニング、ハドソン・ウォッチ・ド ライブ 53番地 (72)発明者 シドニー・ローレンス・ハントラー アメリカ合衆国10566、ニューヨーク州 ピークスキル、ロワー・ワシントン・ス トリート 1471番地 (56)参考文献 特開 平１−204548（ＪＰ，Ａ) 特開 昭63−301644（ＪＰ，Ａ)
Claims (8)
- 【請求項１】Ｎ個のリンクに接続し、上記Ｎ個のリンク
のうちのｊ番目のリンクがｊ番目のバッファと個々に対
応し、上記Ｎ個のリンクのうちＸ個のリンクが入力リン
クで、（Ｎ−Ｘ）個のリンクが出力リンクであるバッフ
ァ・システムにおいて、 （ａ）上記Ｎ個のバッファを有するサブセットにおける
各バッファは、ビット情報が対応する上記入力リンクか
ら到着しているとき、少なくとも本質的に完全なパケッ
トを有し、ビット情報が上記各バッファから上記出力リ
ンクへ送出されているとき、本質的に十分な自由記憶領
域を有し、θjは、ビット情報が対応する上記ｊ番目の
入力リンクから上記ｊ番目のバッファに到着していると
き、上記ｊ番目のバッファが限界に達するのに必要な時
間で、ビット情報が上記ｊ番目のバッファから上記ｊ番
目の出力リンクへ送出されているとき、上記ｊ番目のバ
ッファが空になるのに必要な時間であるとき、上記Ｎ個
のバッファを有するサブセットに関するθjの最小値で
あるθMを決定するステップと、 （ｂ）バッファのサービスが入力リンクに対応したバッ
ファからビット情報を取り除き、出力リンクに対応した
バッファにビット情報を記憶させることであるとき、θ
j＝θMの値を持つバッファを上記サブセットのＮ個のバ
ッファの中から選んでサービスするステップと、 から成るバッファ・サービス方法。 - 【請求項２】Ｍが前記システムを介して転送される最大
のパケットのサイズであるとき、上記各バッファが少な
くとも２Ｍのバッファ・サイズを有する請求項１に記載
のバッファ・サービス方法。 - 【請求項３】 Ｎ個のリンクに接続し、上記Ｎ個のリン
クのうちのｊ番目のリンクがｊ番目のバッファと個々に
対応し、上記Ｎ個のリンクのうちＸ個のリンクが入力リ
ンクで、（Ｎ−Ｘ）個のリンクが出力リンクであり、Ｍ
がそのシステムを介して転送される最大のパケットサイ
ズであるバッファ・システムにおいて、 （ａ）上記Ｎ個のバッファを有するサブセットにおける
各バッファは、ビット情報が対応する上記入力リンクか
ら到着しているとき、少なくともＭバイトを有し、ビッ
ト情報が上記各バッファから上記出力リンクへ送出され
ているとき、少なくともＭバイトの自由記憶領域を有
し、θjは、ビット情報が対応する上記ｊ番目の入力リ
ンクから上記ｊ番目のバッファに到着しているとき、上
記ｊ番目のバッファが限界に達するのに必要な時間で、
ビット情報が上記ｊ番目のバッファから上記ｊ番目の出
力リンクへ送出されているとき、上記ｊ番目のバッファ
が空になるのに必要な時間であるとき、θFが上記Ｎ個
のバッファを有するサブセットに関するθjの最小値
で、ビット情報がｊ番目のバッファに対応するリンクの
一定のリンク速度で上記ｊ番目のバッファへ連続的に到
着し、叉は上記ｊ番目のバッファから連続的に送出され
ることを想定してθjを計算してθFを決定するステップ
と、 （ｂ）ビット情報がバッファから対応する出力リンクへ
送出されているとき、本質的に十分な自由記憶空間を有
し、ビット情報が対応する入力リンクからバッファへ到
着しているとき、本質的に完全なパケットを有するθj
≦θFの値を持つバッファを上記バッファの中から選択
してサービスするステップと、から成るバッファ・サー
ビス方法。 - 【請求項４】Ｍが前記システムを介して転送される最大
のパケットのサイズであるとき、上記各バッファが少な
くとも２Ｍのバッファ・サイズを有する請求項３に記載
のバッファ・サービス方法。 - 【請求項５】 Ｎ個のリンクに接続し、上記Ｎ個のリン
クのうちのｊ番目のリンクがｊ番目のバッファと個々に
対応し、上記Ｎ個のリンクのうちＸ個のリンクが入力リ
ンクで、（Ｎ−Ｘ）個のリンクが出力リンクであるバッ
ファ・システムにおいて、 （ａ）上記Ｎ個のバッファを有するサブセットにおける
各バッファは、ビット情報が対応する上記入力リンクか
ら到着しているとき、少なくとも本質的に完全なパケッ
トを有し、ビット情報が上記各バッファから上記出力リ
ンクへ送出されているとき、十分な自由記憶領域を有
し、θjは、ビット情報が対応する上記ｊ番目の入力リ
ンクから上記ｊ番目のバッファに到着しているとき、上
記ｊ番目のバッファが限界に達するのに必要な時間で、
ビット情報が上記ｊ番目のバッファから上記ｊ番目の出
力リンクへ送出されているとき、上記ｊ番目のバッファ
が空になるのに必要な時間であるとき、上記Ｎ個のバッ
ファを有するサブセットに関するθjの最小値であるθM
を決定する手段と、 （ｂ）バッファのサービスが入力リンクに対応したバッ
ファからビット情報を取り除き、出力リンクに対応した
バッファにビット情報を記憶させることであるとき、θ
j＝θMの値を持つバッファを上記サブセットのＮ個のバ
ッファの中から選んでサービスする手段と、から成るバ
ッファ・サービス装置。 - 【請求項６】Ｍが前記システムを介して転送される最大
のパケットのサイズであるとき、上記各バッファが少な
くとも２Ｍのバッファ・サイズを有する請求項５に記載
のバッファ・サービス装置。 - 【請求項７】 Ｎ個のリンクに接続し、上記Ｎ個のリン
クのうちのｊ番目のリンクがｊ番目のバッファと個々に
対応し、上記Ｎ個のリンクのうちＸ個のリンクが入力リ
ンクで、（Ｎ−Ｘ）個のリンクが出力リンクであり、Ｍ
がそのシステムを介して転送される最大のパケットサイ
ズであるバッファ・システムにおいて、 （ａ）上記Ｎ個のバッファを有するサブセットにおける
各バッファは、ビット情報が対応する上記入力リンクか
ら到着しているとき、少なくともＭバイトを有し、ビッ
ト情報が上記各バッファから上記出力リンクへ送出され
ているとき、少なくともＭバイトの自由記憶領域を有
し、θjは、ビット情報が対応する上記ｊ番目の入力リ
ンクから上記ｊ番目のバッファに到着しているとき、上
記ｊ番目のバッファが限界に達するのに必要な時間で、
ビット情報が上記ｊ番目のバッファから上記ｊ番目の出
力リンクへ送出されていとき、上記ｊ番目のバッファが
空になるのに必要な時間であるとき、θFが上記Ｎ個の
バッファを有するサブセットに関するθjの最小値で、
ビット情報がｊ番目のバッファに対応するリンクの一定
のリンク速度で上記ｊ番目のバッファへ連続的に到達
し、叉は上記ｊ番目のバッファから連続的に送出される
ことを想定してθjを計算してθFを決定する手段と、 （ｂ）ビット情報がバッファから対応する出力リンクへ
送出されるとき、本質的に十分な自由記憶空間を有し、
ビット情報が対応する入力リンクからバッファへ到達す
るとき、本質的に完全なパケットを有するθj≦θFの値
を持つバッファを上記バッファの中から選択してサービ
スする手段と、から成るバッファ・サービス装置。 - 【請求項８】Ｍが前記システムを介して転送される最大
のパケットのサイズであるとき、上記各バッファが少な
くとも２Ｍのバッファ・サイズを有する請求項７に記載
のバッファ・サービス装置。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US07/656,934 US5257258A (en) | 1991-02-15 | 1991-02-15 | "Least time to reach bound" service policy for buffer systems |
| US656934 | 1991-02-15 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0568058A JPH0568058A (ja) | 1993-03-19 |
| JP2559940B2 true JP2559940B2 (ja) | 1996-12-04 |
Family
ID=24635185
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2074292A Expired - Lifetime JP2559940B2 (ja) | 1991-02-15 | 1992-01-10 | バッファ・サービス方法及び装置 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US5257258A (ja) |
| JP (1) | JP2559940B2 (ja) |
Families Citing this family (9)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5859980A (en) * | 1996-02-08 | 1999-01-12 | Advanced Micro Devices, Inc. | Network interface having adaptive transmit start point for each packet to avoid transmit underflow |
| US5870629A (en) * | 1996-03-21 | 1999-02-09 | Bay Networks, Inc. | System for servicing plurality of queues responsive to queue service policy on a service sequence ordered to provide uniform and minimal queue interservice times |
| US5862138A (en) * | 1996-07-15 | 1999-01-19 | Northern Telecom Limited | Adaptive routing in a multiple network communication system |
| US7107371B1 (en) | 1997-09-22 | 2006-09-12 | Intel Corporation | Method and apparatus for providing and embedding control information in a bus system |
| US6108736A (en) * | 1997-09-22 | 2000-08-22 | Intel Corporation | System and method of flow control for a high speed bus |
| US6088370A (en) | 1997-09-22 | 2000-07-11 | Intel Corporation | Fast 16 bit, split transaction I/O bus |
| US6144669A (en) * | 1997-12-12 | 2000-11-07 | Newbridge Networks Corporation | Prioritized PVC management queues for improved frame processing capabilities |
| US6477143B1 (en) | 1998-01-25 | 2002-11-05 | Dror Ginossar | Method and apparatus for packet network congestion avoidance and control |
| US7773504B2 (en) * | 2007-11-13 | 2010-08-10 | Intel Corporation | Bandwidth allocation for network packet traffic |
Family Cites Families (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| IT1118518B (it) * | 1979-03-27 | 1986-03-03 | Cselt Centro Studi Lab Telecom | Procedimento e dispositivo per la ricostruzione del segnale vocale in un sistema di comunicazione a commutazione di pacchetto |
| US4499576A (en) * | 1982-08-13 | 1985-02-12 | At&T Bell Laboratories | Multiplexed first-in, first-out queues |
| US4700340A (en) * | 1986-05-20 | 1987-10-13 | American Telephone And Telegraph Company, At&T Bell Laboratories | Method and apparatus for providing variable reliability in a telecommunication switching system |
| US4839891A (en) * | 1987-07-24 | 1989-06-13 | Nec Corporation | Method for controlling data flow |
-
1991
- 1991-02-15 US US07/656,934 patent/US5257258A/en not_active Expired - Fee Related
-
1992
- 1992-01-10 JP JP2074292A patent/JP2559940B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0568058A (ja) | 1993-03-19 |
| US5257258A (en) | 1993-10-26 |
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