JP2557558B2 - 超音波探傷器 - Google Patents

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明は超音波探傷器に関し、特に被検査物体の欠陥
等の大きさと位置を検出するための超音波探傷器に関す
るものである。

〔従来の技術〕

超音波探傷器は、物体表面や内部の状態を、当該物体
を破壊することなく検査する装置である。本出願人は先
に、被検査物体内に存在する欠陥の大きさと位置を正確
に表示することのできるディジタル形超音波探傷器を提
案した（特願昭63−269381号等）。

超音波探傷器の基本的構成を示すと、第24図に示す如
くなる。本図において、１は被検査物体、1aは被検査物
体１内の欠陥であり、超音波探傷器は超音波探触子２の
検出部18とを有する。検出部18において、３は探触子２
にパルスを出力して超音波を発生させる送信部、４は探
触子２からのエコーを受信する受信部である。受信部４
は減衰回路4a、増幅回路4b、検波回路4cを備える。５は
受信部４で受信されたアナログエコー信号をディジタル
値に変換するA/D変換器、６はA/D変換器５で変換された
データを記憶する波形メモリ、７は波形メモリ６のアド
レスを指定するアドレスカウンタである。８は水晶発振
子で構成されるタイミング回路であり、送信部３のパル
ス出力タイミング、A/D変換器５の変換タイミング、及
びアドレスカウンタ７のアドレス指定タイミングを制御
する。

10は波形メモリ６に記憶されたデータの処理やタイミ
ング回路８の駆動等の所要の制御を行うCPU（中央処理
装置）、11は種々のパラメータやデータ等を一時記憶す
るRAM（ランダム・アクセス・メモリ）、12はCPU10の処
理手順を記憶するROM（リード・オンリ・メモリ）であ
る、13は所要のデータを入力するためのキーボード入力
部である。14はマトリックス状に設置された所定数の液
晶ドットで構成される液晶表示部、15は液晶表示部14の
表示を制御する表示部コントローラ、15mは表示部コン
トローラ15に備えられる液晶表示部14に表示するデータ
を記憶する表示メモリである。

16はゲート回路であり、ゲート回路16はゲート信号発
生回路と最大値検出回路を含んでおり、ゲート信号発生
回路で設定されたゲート範囲内に存在するデータのうち
最大値を求め、この最大値が検出された時のアドレスカ
ウンタ７の出力値を欠陥位置として検出することにな
る。

〔発明が解決しようとする課題〕

前述したディジタル形超音波探傷器の使用では、被検
査物体の形態上被検査物体に直接探触子を接触できない
場合や、被検査物体１の内部を高速に画像化する場合に
は探触子を直接に接触しない場合を考慮して、通常第24
図に示すように、被検査物体１を水Waの中に入れた状態
で超音波を与え検査するという水浸法が用いられる。第
24図に示す如く水浸法では、水槽Ｗ内の水中に被検査物
体１を配置し、水面に探触子２を配置し、被検査物体１
に対し超音波を照射する。被検査物体１内には１個の欠
陥1aが示される。

一般的に水浸法で探傷を行う場合、欠陥が被検査物体
の表面からどのくらいの深さに存在するのかを知ること
が目的であるため、被検査物体１の表面のエコーを基準
にして探傷が行われる。第26図に１つの欠陥f1（第25図
に示す）についての検出されるエコーの検出状態を示し
ている。本図において横軸は時間、Ｔは送信波、Ｓは表
面コー、F1は欠陥エコー、Ｂは底面エコーである。この
検出状態で明らかなように、ゲート１は表面エコーＳが
存在する範囲に設定され、ゲート２は欠陥エコーF1が存
在する範囲に設定される。上記のゲート1,2の存在範囲
の設定は第27図に示すように送信波Ｔを基準にして行わ
れる。ゲート１で表面エコーＳのピーク点とゲート２で
欠陥エコーF1のピーク点のそれぞれの時間A_P1,A_P2を検
出した後、演算装置で次式の如く表面からの欠陥の位置
A_P2′を算出する。

A_P2′＝A_P2−A_P1 被検査物体１が第25図に示されるように横方向に長い
ものである場合には、探触子２を横方向に移動しなが
ら、欠陥の探傷を行う。このように探触子２の移動を行
いながら探傷を行えるためには、被検査物体１の表面は
滑らかで且つ一定の深さ位置にあることが条件となる。

例えば第28図に示すように、被検査物体１表面の形状
が段階状であったり、湾曲形状である場合には、表面の
深さ位置が場所に応じて変化するため、探触子２を１回
移動させることで深さの異なる表面から生じる表面エコ
ーＳを検出するためにはゲート１を広く設定する必要が
あり、表面位置の変化が大きい場合には第29図に示すよ
うにゲート１とゲート２を重ね合わせて設定しなくては
ならない。しかしながら前述した従来のディジタル形超
音波探傷器の回路構成では、２つのゲート１とゲート２
が重ね合わさるような設定は回路構成上不可能であり、
そのため、第28図に示すように表面が平坦でない被検査
物体１に関して探触子２を移動させながら欠陥を探すと
いう探傷を実行できない。

本発明の目的は、前述のごとく例えば水浸法等で横方
向に長い被検査物体を探触子を移動させながら探傷する
場合に、被検査物体の表面が平坦でないときでも１回の
探触子の移動で表面からの欠陥位置を正確に検出するこ
とができる超音波探傷器を提供することにある。

〔課題を解決するための手段〕

本発明に係る第１の超音波探傷器は、超音波探触子
と、超音波探触子に対してパルスを出力する送信部と超
音波探触子からの信号を受信する受信部とを備えた検出
部とを備え、超音波探触子から超音波を発生させて被検
査物体内の探傷検査を行う超音波探傷器において、検出
部は、被検査物体の表面エコーを検出するための第１の
時間範囲を選択する第１のゲート手段と、超音波が超音
波探触子より送信されてから表面エコーが所定値を超え
るまでの第１の時間を検出する手段と、第１の時間範囲
における表面エコーの最大値を検出する第１の最大値検
出手段と、超音波が超音波探触子より送信されてから第
１の最大値となるまでの第２の時間を検出する手段と、
第１の時間範囲が開始された後表面エコーが所定値を超
えたときの信号に基づいて動作を開始し、被検査物体の
欠陥エコーを検出するための第２の時間範囲を選択する
第２のゲート手段と、第２の時間範囲における欠陥エコ
ーの最大値を検出する第２の最大値検出手段と、表面エ
コーが所定値を超えてから第２の最大値となるまでの第
３の時間を検出する手段と、第１の時間と第２の時間と
第３の時間とを用いて被検査物体の欠陥の位置を算出す
る演算手段とを有することを特徴とする。

本発明に係る第２の超音波探傷器は、前記第１の構成
において、受信部で受信された信号を所定のサンプリン
グ周期で順次にA/D変換するA/D変換器と、このA/D変換
器で変換されたデータを記憶する波形メモリと、この波
形メモリのアドレスを順次に指定するアドレスカウンタ
と、波形メモリに記憶されたデータを表示する表示部
と、第１のゲート手段で設定される第１ゲートのしきい
値を入力する手段と、データがしきい値を越えたときの
アドレスカウンタの出力値をラッチするラッチ手段と、
第１及び第２の最大値検出手段により検出された２つの
最大値に対応するアドレスカウンタの２つの出力値とラ
ッチ手段にラッチされたアドレスカウンタの出力値とを
格納する記憶手段とを設け、かつ第２のゲート手段はデ
ータがしきい値を越えたときの信号に基づいて動作する
とともに、演算手段は記憶手段に格納された３つのアド
レスカウンタの出力値で表面に対する欠陥の位置を算出
することを特徴とする。

本発明に係る第３の超音波探傷器は、前記第１の構成
において、第１及び第２のゲート手段を、１ビットメモ
リで構成されるタイミング処理用メモリと、このタイミ
ング処理用メモリのアドレスを順次に指定するアドレス
カウンタと、順次に出力されるタイミング処理用メモリ
の格納データを受取り、これにより時間範囲を設定する
フリップフロップ回路で構成したことを特徴とする。

本発明に係る第４の超音波探傷器は、前記第２の構成
において、第１及び第２のゲート手段を、第１及び第２
の時間範囲の始点がセットされるラッチ回路と、第１及
び第２の時間範囲の終点がセットされるラッチ回路と、
各ラッチ回路から与えられる始点又は終点をアドレスカ
ウンタの出力値と比較するコンパレータと、このコンパ
レータの出力で第１及び第２の時間範囲を設定するフリ
ップフロップ回路で構成したことを特徴とする。

〔作用〕

本発明による第１及び第２の超音波探傷器では、表面
部を検出するための第１のゲート回路（第１のゲート手
段と第１の最大値検出手段からなる）と、当該表面部に
対応する位置に存在する欠陥を検出するための第２のゲ
ート回路（第２のゲート手段と第２の最大値検出手段か
らなる）とを備え、第２のゲート回路の動作を第１のゲ
ート回路の動作に関連付けて動作させることにより、被
検査物体の表面に段差や湾曲が合った場合にも、探触子
を表面に沿って１回移動させるだけで、すべての欠陥の
位置を正確に検出することができる。

また本発明による第３及び第４の超音波探傷器では、
表面部又は欠陥の検査範囲を指定する時間範囲を作るた
めの第１又は第２のゲート手段を、１ビットメモリやハ
ードウェア構成を利用して構成することにより回路とし
て簡素化することができる構成を有し、回路規模の小形
化、ハード的且つソフト的に簡単化できる。

〔実施例〕

以下に、本発明の実施例を添付図面に基づいて説明す
る。

第１図は本発明に係る超音波探傷器の系統図であり、
前記第24図に示した要素と同一のものには同一の符号を
付している。

第１図において、１は被検査物体、1aは被検査物体１
内の欠陥を示す。超音波探傷器は、超音波探触子２と検
出部18とを有する。探触子２は、被検査物体１内に超音
波を放射すると共にその反射波をこれに比例した電気的
信号（エコー信号）に変換する機能を有する。検出部18
において、３は探触子２にパルスを出力して超音波を発
生させる送信部、４は探触子２からのエコーを受信する
受信部である。受信部４には減衰回路4a、増幅回路4b、
検波回路4cが備えられている。５は受信部４で受信され
たアナログエコー信号をディジタル値に変換するA/D変
換器、６はA/D変換器５で変換されたデータを記憶する
波形メモリ、７は波形メモリ６のアドレスを指定するア
ドレスカウンタである。８は水晶発振子で構成されるタ
イミング回路であり、送信部３のパルス出力タイミン
グ、A/D変換器５の変換タイミング、及びアドレスカウ
ンタ７のアドレス指定タイミングを制御する。

10は波形メモリ６に記憶されたデータの処理やタイミ
ング回路８の駆動等の所要の制御を行うCPU（中央処理
装置）、11は種々のパラメータやデータ等を一時記憶す
るRAM（ランダム・アクセス・メモリ）、12はCPU10の処
理手順を記憶するROM（リード・オンリ・メモリ）であ
る。13は所要のデータを入力するためのキーボード入力
部である。14はマトリックス状に設置された所定数の液
晶ドットで構成される液晶表示部、15は液晶表示部14の
表示を制御する表示部コントローラ、15mは表示部コン
トローラ15に備えられる液晶表示部14に表示するデータ
を記憶する表示メモリである。

16は第１のゲート回路であり、このゲート回路16は、
被検査物体１の表面位置を検出するための任意の測定範
囲（第１のゲート）を設定し、当該測定範囲内に存在す
る表面部による表面エコー信号の最大値及び当該最大値
の存在する深さ位置を検出し、更にしきい値のアドレス
カウンタの値を検出する機能を有する。この第１のゲー
ト回路16に対して並列に第２のゲート回路17が設けられ
る。ゲート回路17は、被検査物体１の欠陥位置を検出す
るための任意の測定範囲（第２のゲート）を設定し、当
該測定範囲内に存在する欠陥による欠陥エコー信号の最
大値及び当該最大値の存在する深さ位置を検出する機能
を有する。第２ゲート回路17で検出される欠陥の位置
は、対応する表面の位置を基準にして求められるもので
あるから、第２ゲート回路17は第１ゲート回路16の表面
検出動作に関連して動作するように構成される。すなわ
ち、第１のゲート回路16から出力される起動信号に基づ
いて欠陥検出動作を開始するものである。

また、ROM12には本発明に係る独自の信号処理を実行
するための処理手順が格納されている。

なお、被検査物体１を超音波により検査するに当り前
述した水浸法が使用される。そのため、被検査物体１は
水槽中に置かれ、図中、Ｗは水槽、Waは水槽に入れられ
た水である。また後述される如く、被検査物体１は板状
体の如く横方向に長形の物体であることを前提とし、且
つその表面が平坦でないことを前提としている。従って
探傷を行う場合に、探触子２は、図示しない移動手段で
矢印の如く横方向に移動させられ、この１回の移動によ
って各箇所の表面からそれぞれの欠陥の深さ位置を検出
する。第１のゲート回路16は、段差や湾曲が存在して平
坦でない表面からの表面エコーを検出し、表面位置を得
るための回路である。

第２図は第１図に示すキーボード入力部13の平面図で
ある。第２図で、13aは数字「０」〜「９」よりなる数
値キー、13bは小数点用キー、13cは音速を入力するため
の音速キー、13dはゲートレベルを入力するためのゲー
トレベルキー、13eはゲート始点を入力するためのゲー
ト始点キー、13fはゲート終点を入力するためのゲート
終点キー、13gは入力した数値をセットするためのセッ
トキーである。

第３図は第１図に示す第１のゲート回路16の内部構成
を示したブロック図である。第３図で、第１図に示す部
分と同一部分には同一符号が付してある。ゲート回路16
はゲート信号発生回路19及び最大値検出回路20により構
成されている。ゲート信号発生回路19は、被検査物体１
における表面エコーを抽出するための第１のゲート信号
を作成する機能を有する。また、最大値検出回路20はゲ
ート信号発生回路19で作成されたゲート期間に入力され
るエコー信号の最大値を検出する機能及び当該最大値が
発生したときのアドレスを検出する機能、更にA/D変換
器５の出力するA/Dデータ値がしきい値を越えた時のア
ドレスカウンタ７の値を検出する機能を有する。次に、
ゲート信号発生回路19及び最大値検出回路20の構成を図
を参照して詳細に説明する。

第４図は第３図に示すゲート信号発生回路19のブロッ
ク図である。第４図で、第１図に示す部分と同一部分に
は同一符号を付す。19aはタイミング回路８から出力さ
れる第１のクロック信号ａの周波数を分周（例えば、1/
8に分周）して第２のクロック信号ｂを出力する分周回
路、19bは後述するビットパターンを格納するタイミン
グ処理用メモリ、19cはタイミング処理用メモリ19bのア
ドレスを第２のクロック信号ｂに同期して順次に指定す
るアドレスカウンタ、19dはタイミング処理用メモリ19b
の１つのアドレスの格納されたデータ（例えば８ビット
のデータ）をシリアルに出力するためのシフトレジス
タ、19eはフリップフロップ回路である。このゲート信
号発生回路19の動作の詳細については後述する。

第５図は第３図に示す最大値検出回路20の詳細構成を
示すブロック図である。第５図において、第１図に示す
部分と同一部分には同一符号を付す。19は第３図及び第
４図で説明したゲート信号発生回路である。20aと20bは
アドレスカウンタ７のカウント値をラッチするラッチ回
路、20cはCPU10に設定された値（後述するしきい値）を
ラッチするラッチ回路、20dはタイミング回路８の第１
のクロック信号ａによりA/D変換器５の出力信号を順次
ラッチしてゆくラッチ回路、20eは後述するコンパレー
タ20gの出力信号を受けてA/D変換器５の出力信号をラッ
チするラッチ回路である。20fと前記20gはゲート信号発
生回路19からゲート信号が出力されているときのき作動
するコンパレータである。コンパレータ20fはラッチ回
路20cにラッチされた設定値（しきい値）とラッチ回路2
0dにラッチされた値とを比較し、後者の値が設定値以上
のとき高レベル信号を出力する。コンパレータ20gはラ
ッチ回路20dの値とラッチ回路20eの値を比較し、前者の
値が後者の値以上のとき高レベル信号をラッチ回路20a,
20eに出力する。20hはコンパレータ20fの出力信号によ
り作動するフリップフロップ回路である。フリップフロ
ップ回路20hの出力信号はラッチ回路20bに与えられ、ラ
ッチ回路20bはこの出力信号によりラッチ動作を行う。
フリップフロップ回路20hの出力信号は同時に前述の第
２のゲート回路17に起動信号として与えられる。

次に第２のゲート回路17の構成について第６図〜第８
図を参照して説明する。ゲート回路17の構成を説明する
に当って、ゲート回路16と対照しながら説明する。第６
図は第３図に相当し、第７図は第４図に相当し、第８図
は第５図に相当する図面である。

第６図に示す如く、ゲート回路17はゲート信号発生回
路21と最大値検出回路22とから構成され、この点は第３
図のゲート回路16と同じである。ゲート回路16の前記フ
リップフロップ回路20hの出力信号が起動信号としてゲ
ート信号発生回路21と最大値検出回路22に入力されてい
る。アドレスカウンタ７の内容が最大値検出回路22に入
力されない点を除き、その他の回路構成は第３図に示さ
れた構成と同じである。

ゲート回路17のゲート信号発生回路21の具体的構成を
第７図に示す。ゲート信号発生回路21は、分周回路21
a、タイミング処理用メモリ21b、アドレスカウンタ21
c、シフトレジスタ21d、フリップフロップ回路21eを含
み、これらはそれぞれ分周回路19a、タイミング処理用
メモリ19b、アドレスカウンタ19c、シフトレジスタ19
d、フリップフロップ回路19eに対応し、同一の機能を有
する。ゲート回路17のゲート信号発生回路21では、タイ
ミング回路８と分周回路21aの間にタイミング切換回路2
1fを設け、タイミング回路８からのクロック信号ａに基
づきクロック信号a1を発生する。この発生のタイミング
は、ゲート回路16から与えられる起動信号によって指示
される。分周回路21aはクロック信号a1を分周するた
め、その出力信号はクロック信号b1となる。

前記最大値検出回路22の構成は第８図に示される。最
大値検出回路22はラッチ回路22a,22c,22d,22e、コンパ
レータ22f,22g、フリップフロップ回路22hを含み、これ
らはそれぞれ前述したラッチ回路20a,20c,20d,20e、コ
ンパレータ20f,20g、フリップフロップ回路20hに対応
し、同一の機能を有する。ゲート信号発生回路21の出力
信号はコンパレータ22f,22gの比較動作のタイミングを
指示する。最大値検出回路22では、ラッチ回路22aはア
ドレスカウンタ22iの内容をラッチする。更にタイミン
グ回路８とアドレスカウンタ22iの間にはクロック信号
ａに基づきクロック信号a1を発生するタイミング切換回
路22jが設けられる。タイミング切換回路22jの差動のタ
イミングはゲート回路16から与えられる起動信号によっ
て指示される。アドレスカウンタ22iはタイミング切換
回路22jの出力するクロック信号a1に基づいてカウンタ
動作を行う。

次に、第９図〜第16図を参照しながら本実施例による
超音波探傷器の動作を説明する。

第９図は水浸法で探傷を行う被検査物体１の具体例に
おける検査領域を示し、第10図は第９図に示す被検査物
体１から得られるエコー信号波形図を示す。上記の被検
査物体１の表面には段差や湾曲とが存在し、平坦でない
ものとする。第９図において、Agは被検査物体１の表面
の存在範囲を示し、Ag′は被検査物体１の欠陥1aの検査
範囲を示し、この例の場合、検査範囲Ag′より外側に存
在する欠陥の検査は不要とされる。またｌg1は探触子２
の表面から被検査物体１の表面上付近までの距離、ｌg2
は探触子２の表面から被検査物体１の表面下付近までの
距離を示す。更にｌg1′は被検査物体１の表面上付近か
ら検査範囲の始点までの距離、ｌg2′は同じく終点まで
の距離を示す。第10図において、Ｔは送信波、Ｓは表面
エコー、Ｆは欠陥エコー、Ｂは底面エコーである。ま
た、ｔg1,tg2はゲート回路16のゲート信号発生回路19か
ら出力される第１ゲートのゲート始点及びゲート終点を
示し、それぞれ距離ｌg1,lg2に対応する。更にy0はCPU1
0に設定された表面エコー信号の大きさに対する前述の
しきい値、y_Pは最大値検出回路20で検出される表面エコ
ーＳの最大値を示す。ｔg1′,tg2はゲート回路17のゲー
ト信号発生回路21から出力される第２ゲートのゲート始
点及びゲート終点を示し、それぞれ距離ｌg1′,lg2′に
対応する。この場合、距離ｌg1,lg2′の計測始点は表面
エコーＳの波形がしきい値y0を越える時点である。更に
y0′はCPU10に設定された欠陥エコー信号の大きさに対
するしきい値、y_P′は最大値検出回路22で検出される欠
陥エコーＦの最大値を示す。

なお第11図（ａ）〜（ｆ）はタイミングチャート、第
12図はタイミング処理用メモリの内容説明図、第13図
（ａ）〜（ｄ）はシフトレジスタの内容説明図、第14及
び15図はフローチャート、第16図はクロック信号の波形
図である。

本実施例による超音波探傷器の全体の検査動作を分け
ると、 （Ｉ）ゲート信号発生回路19のタイミング処理用メモリ
19bに、第１ゲートに必要な値を格納する動作 （II）ゲート信号発生回路19からコンパレータ20e,20f
に対してゲートタイミング信号を発生させる動作 （III）最大値検出回路20で検波信号最大値を検出する
動作 （IV）ラッチ回路20aにより表面位置を検出する動作 （Ｖ）しきい値y0を設定してイベント信号を発生させる
動作 （VI）ゲート回路17の動作 （VII）ソフトウェア処理により欠陥位置を検出する動
作 の７つの動作（Ｉ）〜（VII）に大きく分類することが
できる。そこで、以下の説明においては、上記の順に従
って各動作に分けて、本実施例による装置の動作を説明
する。

動作（Ｉ）：データ格納動作 第４図に示すゲート信号回路19において、作成された
第１のゲート信号を最終的に最大値検出回路20に出力す
るフリップフロップ回路19eは、最初に入力した信号
「１」で高レベル出力状態となり、次に信号「１」が入
力すると低レベル出力状態になる機能を有する回路に構
成されており、このフリップフロップ回路19eの出力が
ゲート信号発生回路19から最大値検出回路20に対し出力
されるゲートタイミング信号となる。

先に述べたように、フリップフロップ回路19eへはシ
フトレジスタ19dから信号「１」，「０」より成る信号
列（ビットパターン）が出力されており、この出力は第
１のクロック信号ａに同期している。

そこでシフトレジスタ19dから出力されるビットパタ
ーンとして、最初に出力される信号「１」の発生タイミ
ングが第11図（ａ）（この図の信号は第10図に示す信号
と同一信号）に示す時間ｔg1に、その次に出力される信
号「１」の発生タイミング時間がｔg2に一致し、各信号
「１」の前後の信号がすべて「０」で構成されているパ
ターンを用いれば第11図（ｂ）に示すゲートタイミング
信号が得られることが判る。本実施例のタイミング処理
用メモリ19bには、このようなビットパターンを先頭の
ビットから例えば８ビットずつ区切り、それらの各８ビ
ットが順にタイミング処理用メモリ19bのアドレスにデ
ータとして格納されている。次に、このようなデータの
作成手順を、第12図に示すタイミング処理用メモリ19b
の内容説明図と第14図及び第15図に示すフローチャート
を参照しながら説明する。

第12図でAm₍₀₎,Am₍₁₎,Am₍₂₎,・・・はタイミング処理
用メモリ19bのアドレスを示し、b7〜b0は各アドレスに
格納されるデータのビットを示す。図示されたデータは
説明のための単なる例を示したもので、第12図（ｂ）に
示すゲートタイミング信号を発生させるためのデータで
はないが、仮に図示のデータが格納されている場合、ゲ
ートタイミング信号はアドレスAm₍₁₎のビットb5の
「１」で立上り、アドレスAm₍₂₎のビットb3の「１」で
立下がることになる。このようなデータは次のようにし
て作成される。

先ず、キーボード入力部13の各キー13a〜13gを用い
て、被検査物体１の音速ＶSと距離ｌg1,lg2が入力され
る。CPU10は、これらの値を読込む（第14図に示すステ
ップS1）。CPU10は、これらの値に基づき各距離ｌg1,lg
2に対応する時間ｔg1,tg2（第10図及び第11図（ａ）に
示されている）を演算する（ステップS2）。これらの演
算は各距離の２倍を音速で割って得られる。次いで、CP
U10は第11図（ｄ）に示すように、各時間ｔg1,tg2に対
応するアドレスカウンタ７のカウント値Ｃg1,Cg2を演算
する（ステップS3）。すなわち、アドレスカウンタ７は
タイミング回路８から出力されるクロック信号ａにより
歩進せしめられるので、カウント値は時間に比例し、従
って前述した各時間ｔg1,tg2はカウント値で表すことが
できる。そして、各時間ｔg1,tg2をクロック信号ａの周
期τｓで割ることにより前記演算が得られる。この演算
の際得られたカウント値が小数点以下となった場合は適
宜の手段で整数化が行なわれる。このようにして得られ
たカウント値Ｃg1,Cg2に基づいて、第12図に示すような
タイミング処理用メモリのデータが作成される（ステッ
プS4）。

次に、第15図に示すフローチャートを参照にしながら
ステップS4の処理の詳細を説明する。最初に、第12図に
示す各ビットをb_Pで表し、Ｐ＝７とおく。すなわち、ビ
ットb7から処理が開始される。またカウント値を表すた
め変数ｑを用い、この変数ｑを０とおく。更に第12図に
示す各アドレスをAm_(u)で表わし、ｕ＝０とおく。すな
わち、第１番目のアドレスAm₍₀₎から処理が開始され
る。また目標カウント値をＣgiで代表させ、ｉ＝１とす
ることにより、まず最初のカウント値Ｃg1が目標とされ
る。そして、定められたフラグが０（Flag＝０）とされ
る（ステップS41）。このフラグは、カウント値が目標
とするカウント値に達したか否かの判断に用いられ、達
したとき「１」、達しないとき「０」とされる。

次いで、前記ステップS3で演算された目標カウント値
Ｃgiが読み出され（ステップS42）、変数ｑの値と目標
カウント値Ｃgiとが等しいか否か比較される（ステップ
S43）。最初はｑ＝０であるので、第１番目のアドレスA
m₍₀₎のビットb7の値が「０」とされ（ステップS44）、
この場合、目標カウント値Ｃg1に達していないので、フ
ラグは「０」とされる（ステップS45）。更に、そのア
ドレスのビットが最終のビットb0か否かが判断され（ス
テップS47）、この場合には最終ビットではないので、
次のビットb6の処理を行うため（Ｐ−１）の演算が行わ
れ（ステップS48）、変数ｑの値に１が加算される（ス
テップS49）。この場合カウント値ｑは「１」となる。
次いでフラグが「１」になっているか否か、すなわち目
標カウント値Ｃg1に達したか否かが判断され（ステップ
S50）、達していない場合、ステップS43に戻る。このよ
うにS43〜S50のステップが繰返され、ステップS47でそ
のアドレスの最終ビット（Ｐ＝０）の値の処理終了が確
認されると、新しくアドレスの各ビットの処理を行うべ
く、Ｐ＝７をセットし、アドレスの順番を示す値ｕに１
を加算する処理が行われる（ステップS55）。

上記の処理の繰返しにおいて、ステップS43で、ｑ＝
Ｃgiであると判断されたとき、すなわちカウント値ｑが
目標カウント値Ｃg1に達したと判断されたとき、そのア
ドレスの当該ビットの値が「１」とされる（ステップS5
1）。そして、第14図に示すステップS4における目標カ
ウント値の処理数、すなわちＣg1,Cg2の２つの処理が終
了したか否かが判断され（ステップS52）、終了してい
ない場合には次の目標カウント値Ｃg2を設定するため変
数ｉの値に１を加えてｉ＝２とし（ステップS53）、フ
ラグFlagを「１」とする（ステップS54）。そしてステ
ップS50でフラグが「１」であることを確認し、フラグF
lagを０に戻した後（ステップS56）、処理ステップS42
に戻り、次の目標カウント値Ｃg2が読込まれる。

以上の処理が繰返され、最終の目標カウント値Ｃg2に
対するビットが「１」とされたとき、すべての処理が終
了する。これにより、タイミング処理メモリ19bの記憶
データにおいて、各目標カウント値に対するビットは
「１」、それ以外のビットは「０」とされる。

動作（II）；ゲートタイミング信号発生動作 上記動作（Ｉ）により、タイミング処理用メモリ19b
にはカウント値Ｃg1,Cg2に対応するデータが格納され
る。これらのデータによりゲートタイミング信号を発生
させるには、以下の処理が実行される。

先ずアドレスカウンタ19cはクロック信号ｂと同期し
てタイミング処理用メモリ19bのアドレスをAm₍₀₎から順
に指定してゆく。当該アドレスが指定されると、そのア
ドレスの８個のデータがクロック信号ｂに同期して同時
にシフトレジスタ19dに移される。次いで、シフトレジ
スタ19dは当該データをクロック信号ａに同期させて上
位ビットから順にフリップフロップ回路19eに出力して
ゆく。これを第13図（ａ）〜（ｄ）により説明する。

第13図（ａ）〜（ｄ）は第４図に示すシフトレジスタ
19dの内容説明図である。今、仮に各アドレスに格納さ
れているデータが第12図に示すデータであるとする。ま
ず、アドレスカウンタ19cによりアドレスAm₍₀₎が指定さ
れると、そのデータ（すべて「０」）は第13図（ａ）に
示すようにシフトレジスタ19dに移される。次いで、シ
フトレジスタ19dに矢印で示すように値「０」を入力す
ると、第13図（ｂ）に示すようにビットb7の値「０」が
シフトレジスタ19dから出力される。このようにして値
「０」をクロック信号ａに同期して入力すると、ビット
b7〜b0の値が同一周期で出力され、最後にシフトレジス
タ19dの内容は第13図（ｃ）に示すように入力された値
「０」で埋められる。このとき、次のクロック信号ｂが
出力され、アドレスカウンタ19cにより次のアドレスAm
₍₁₎が指定され、シフトレジスタ19dには第13図（ｄ）に
示すように当該アドレスのデータが移される。そして、
先きの場合と同様に値「０」に所定のタイミングで入力
してゆくと、その上位ビットb7から順にその値が出力さ
れる。すなわちシフトレジスタ19dからフリップフロッ
プ回路19eには、タイミング処理用メモリ19bに格納され
ているビットパターンがシリアルに出力されてゆくこと
になる。図示の例では、最初の値「１」は第11番目、次
の値「１」は第21番目に出力される。

先に述べたようにアドレスカウンタ７のカウンタはク
ロック信号ａと同期しているので、上記（Ｉ）の動作に
より格納されたデータに基づいてシフトレジスタ19dか
ら最初の値「１」が出力される時点は、カウント値がＣ
g1に達した時点、すなわちカウント開始から時間ｔg1が
経過した時点である。そして、この値「１」の入力によ
り、フリップフロップ回路19eからは、第11図（ｂ）に
示す高レベル信号が出力される。この高レベル信号は、
カウント値Ｃg2（時間ｔg2に対応する）においてその次
の値「１」がシフトレジスタ19dから出力されることに
より低レベルに戻される。このようにして、ゲート信号
発生回路19から第11図（ｂ）に示すゲートタイミング信
号がコンパレータ20f,20gに出力され、そのゲート期間
の間２つのコンパレータ20f,20gは比較動作を行うよう
に能動状態にセットされる。

動作（III）；最大値検出動作 本実施例の超音波探傷器による欠陥検査は、上記動作
（Ｉ）で説明したタイミング処理用メモリ19bへのデー
タの格納後、タイミング回路８からの周期Toのトリガ信
号（探触子２から超音波を放射させる信号）の出力によ
り開始される。トリガ信号の周期Toは被検査物体１の材
質及び探傷サイクルタイムにより決定される。すなわ
ち、被検査物体１の材質が超音波の減衰の度合いが小さ
いものであれば、エコーが充分減衰されないうちに次の
超音波が送信されると互いに干渉を生じるし、また必要
とする探傷サイクルタイムより極度に短かくすれば上記
干渉が生じなくても電力消費が不必要に大きくなる。従
ってトリガ信号の周期Toは、これらを考慮して決定され
る。

タイミング回路８のトリガ信号により送信部３からパ
ルスが出力されて第９図における探触子２を励振する
と、探触子２から超音波が放射される。一方、放射され
た超音波は被検査物体１の表面、欠陥等の各所で反射さ
れ、その結果、受信部４からは第11図（ａ）に示すエコ
ー信号が出力される。このエコー信号はA/D変換器５で
サンプリング周期τｓで順次A/D変換され、変換された
データは順次波形メモリ６及びゲート回路16に出力され
る。波形メモリ６は前述のようにこれらのデータを格納
する。一方、ゲート回路16に入力されたデータは第５図
に示すようにラッチ回路20d,20eにより順次ラッチされ
てゆくが、ゲート信号発生回路19から上記動作（II）で
説明したゲートタイミング信号が出力されない間はコン
パレータ20f,20gは動作せず、最大値検出動作は行われ
ない。

トリガ信号が出力されてから（その出力時点は第11図
（ａ）に示す送信波Ｔが発生する時点に対応する）時間
ｔg1が経過すると、第11図（ｂ）に示すようにゲート信
号発生回路19からゲートタイミング信号が出力され、コ
ンパレータ20f,20gが能動状態となり、コンパレータ20g
はラッチ回路20d,20eにラッチされているデータを比較
する。ここで、コンパレータ20gは、ラッチ回路20dにラ
ッチされたデータDcとラッチ回路20eにラッチされたデ
ータDdとの間において、Dc≧Ddの関係が満たされている
とき、高レベル信号をラッチ回路20e（及びラッチ回路2
0a）に出力する機能を有する。

ラッチ回路20eはコンパレータ20gからの高レベル信号
によりラッチしているデータをその時A/D変換器５から
出力されているデータに変換する。これに対して、ラッ
チ回路20dはA/D変換器５の出力を順次ラッチしてゆくの
であるから、結局、ラッチ回路20eにはゲート期間内に
おいてA/D変換器５から出力されてくるデータのうちそ
れまでの最大のデータが常にラッチされることになる。
この状態が第11図（ｆ）に示される。すなわち、エコー
信号が増加している間はラッチ回路20eにラッチされる
データも順次に大きくなるが、エコー信号が減少に転じ
るとラッチされたデータがそのまま保持され、エコー信
号が再び増大してラッチされているデータ以上の値にな
ると、ラッチ回路20eには増大した値がデータとしてラ
ッチされる。こうして、最終的に、ラッチ回路20eには
表面エコーＳの最大値y_Pがラッチされることになり、こ
のデータが最大値検出回路20の出力値になる。

動作（IV）；表面位置検出動作 上記動作（III）で述べたように、コンパレータ20g
は、A/D変換器５から入力された新しいデータがラッチ
回路20eにラッチされているそれまでの最大値以上であ
るときに高レベル信号を出力する。この高レベル信号は
ラッチ回路20eに出力されると同時に、ラッチ回路20aに
も出力される。ラッチ回路20aはコンパレータ20gから高
レベル信号が出力されたときのみ、その時のアドレスカ
ウンタ７のカウント値をラッチする。この状態が第11図
（ｅ）に示される。すなわち、アドレスカウンタ７のカ
ウント値は第11図（ｅ）の破線で示すように時間の経過
に比例して順次に増大してゆくが、ラッチ回路20aに
は、ラッチ回路20eにそれまでより大きな最大値がラッ
チされるごとにそのときのカウント値がラッチされるこ
とになる。従って、最終的にラッチ回路20aにラッチさ
れるカウント値はゲート期間内における表面エコーＳの
最大値y_Pが発生したときのカウント値、すなわちアドレ
スA_Pとなる。このようにして表面エコーＳの最大値y_Pに
対応するアドレス値A_Pを得ることができ、これにより、
被検査物体１の正確な表面位置を知ることができる。

動作（Ｖ）；しきい値y0を設定及びイベント信号を発生
する動作 前記しきい値y0は、表面エコーを検出するための第１
ゲートが存在する期間にA/D変換器５から出力される検
波信号の中に表面からのエコー信号があるか否かを判断
するための値であり、検波信号中に含まれるノイズ成分
を考慮して決定される。このしきい値y0はキーボード入
力部13のゲートレベルキー13d、数値キー13a、小数点用
キー13b及びセットキー13gによりCPU10に入力され、ラ
ッチ回路20cに保持される。この状態において、ゲート
信号発生回路19からゲートタイミング信号が出力される
と、コンパレータ20fは能動状態となり、A/D変換器５か
ら順次出力されてラッチ回路20dにラッチされてゆくエ
コー信号データと、ラッチ回路20cにラッチされている
しきい値y0とを順次比較する。そして、ラッチ回路20d
にラッチされたデータがしきい値y0以上のとき、コンパ
レータ20fは高レベル信号をフリップフロップ回路20hに
出力する。これにより、フリップフロップ回路20hは、
第11図（ｃ）に示すように高レベルのイベント信号を出
力する。このイベント信号は、第１ゲート期間中におい
て表面が検出されたことを意味する信号であり、CPU1
0、第２のゲート回路17、及びラッチ回路20bに入力され
る。CPU10は、このイベント信号に基づき、被検査物体
１の表面を検出したことを意味する表示又は警報を発生
する。またゲート回路17は、上記のイベント信号に基づ
いて欠陥エコーを検出するための第２のゲートを作り欠
陥エコーを検出する動作を開始する。またラッチ回路20
bはイベント信号の発生時のアドレスカウンタの値Ciを
ラッチする。以後ラッチ回路20bの出力値をAiとする。
なお、イベント信号をCPU10を介することなく直接、表
示又は警報のための信号として使用することもできる。

動作（VI）；ゲート回路17の動作 ゲート回路17は、被検査物体１内の欠陥による欠陥エ
コーＦを検出するための第２のゲートを設定すること、
欠陥エコー信号の最大値を検出すること、当該最大値が
存在する位置を検出することにより欠陥の位置を求める
こと、等の動作を実行する。これらの動作については前
述の第１のゲート回路16による、第１ゲートの設定、表
面エコーＳの最大値の検出、表面位置の検出とそれぞれ
同じであるので、前記説明を参照することとし、ここで
は詳細な説明を省略する。

前述した通り、ゲート回路17は最終的に被検査物体１
内の欠陥の位置を求めるためのものであり、欠陥位置は
表面位置を基準に測定されるものであるから、被検査物
体１の各所の表面位置を検出するゲート回路16からの起
動信号に基づいて動作するように構成されている。ゲー
ト回路16の起動信号は検出された表面の位置に対応して
発生するものであり、ゲート回路17で検出される欠陥の
位置は、対応する表面の位置を基準にして求められる。
ゲート回路17におけるこのような構成上の特徴に着目
し、ここではゲート回路16からの起動信号でゲート回路
17が動作を開始する構成についてのみ説明する。

第７図に示すタイミング切換回路21fと第８図に示す
タイミング切換回路22jは、ゲート回路16から与えられ
る起動信号を入力すると、タイミング回路８からのクロ
ック信号ａを通過させ、クロック信号a1を出力する。ク
ロック信号a,a1とゲート回路16からの起動信号のタイミ
ングチャートを第16図に示す。ゲート回路17においてク
ロック信号a1が発生すると、ゲート信号発生回路21及び
最大値検出回路22の動作が開始され、前述した動作に従
い、欠陥の位置及び位置に関するデータを検出する。ク
ロック信号a1は、表面エコーＳがしきい値y0を越えたと
きに発生するので、検出される欠陥の位置は、対応する
表面の位置を基準にして求められる。

動作（VII）；ソフトウェア処理により欠陥位置を検出
する動作 ゲート回路16で検出した最大値のアドレス値はA_P、A/
D変換器５の出力値がしきい値y0を越えた時のアドレス
値はAiであった。またゲート回路17で検出された最大値
のアドレス値をA_P′とする。第10図に示すようにゲート
回路17は表面エコーＳがしきい値を越えた時点から動作
を行っているため、前記のアドレス値A_P′はΔｔだけず
れており、表面位置との関係で正確な欠陥位置を示すも
のではない。そこで、次式を計算することにより前記誤
差を補正し、対応する表面からの欠陥位置lgを求める。

lg＝（1/2）・τＳ・ＶS｛A_P′−（A_P−A_i）｝ 上記においてＶSは音速である。

上記構成を有した超音波探傷器を、前記第28図に示さ
れる表面形状を有した被検査物体に適用した場合のエコ
ー波形図を第17図に示す。第17図（Ａ）では、表面エコ
ーS1と欠陥f1による欠陥エコーF1の検出とゲート1,2の
設定状態を示し、第17図（Ｂ）は表面エコーS2と欠陥f2
による欠陥エコーF2の検出とゲート1,2の設定状態を示
す。このように、第28図に示す如く表面が平坦でない被
検査物体１において、各表面の位置に対応して第１ゲー
トを設定することができるため、各所の表面位置を正確
に検出することができると共に、検出した表面位置に対
応させて第２ゲートを設定し、欠陥を検出することが可
能となる。本発明による超音波探傷器のゲート回路で
は、２つのゲート回路を備え、それぞれ表面位置検出
用、欠陥検出用のゲートを設定することができるように
構成したため、第17図（Ｃ）に示すように被検査物体１
全体で見てみると実質的にゲート１の範囲とゲート２の
範囲を重ね合わせた状態にて設定することが可能とな
り、平坦でない表面を有する被検査物体にも１回の移動
で探傷を行うことができる。

次に本発明の他の実施例を第18図〜第21図を参照して
説明する。この実施例では前述のゲート信号発生回路1
9,21の構成を更に簡素なものにしている。ゲート信号発
生回路19,21のタイミング処理用メモリ19b,21bでは８ビ
ットメモリを使用したため、それぞれ分周回路19a,21a
とシフトレジスタ19d,21dを必要としていたが、本実施
例では、タイミング処理メモリに１ビットメモリを使用
するため、これらの回路要素を省略することができる。

前記の趣旨に従って、第18図はゲート信号発生回路19
を改善したゲート信号発生回路119の構成を示し、第19
図はゲート信号発生回路21を改善したゲート信号発生回
路121を示す。第18図及び第19図において、前記第４図
及び第７図で示された同一の要素には同一の符号を付
し、その説明を省略する。

本実施例のタイミング処理用メモリ119b、121bの内部
は、第20図に示されるように、アドレスのそれぞれの番
地に１ビット分のデータが格納される。従って、このタ
イミング処理用メモリ119b,121bにおいてアドレスを指
定すると１ビット分のデータが出力されることになる。
このため、先の実施例で必要とされた、８ビットのデー
タを１ビットに変換するためのシフトレジスタと、その
同期をとるための分周回路は不要となる。

第21図は本実施例における前述の第15図に相当する図
である。このデータをセットするフローにおいて、ビッ
トを識別するための変数Ｐが不要となり、そのため処理
フローが簡素となる。第21図の処理フローにおいて第15
図に示したステップと実質的に同一のものには同一の符
号を付している。

本実施例によれば、回路構成は簡素となり、回路規模
は小さくなる。従って、回路基板を小さくすることがで
き、部品点数が減少して回路の動作信頼性が高くなり、
消費電力が小さくなるという利点が生じる。

次に本発明の更なる他の実施例を説明する。前記実施
例における第１ゲート回路16及び第２ゲート回路17の各
ゲート信号発生回路ではいずれの場合にほタイミング処
理用メモリを使用していた。従ってゲート範囲を設定す
る場合には、ゲート開始時刻とゲート終了時刻に相当す
るメモリのアドレスを算出し、そのアドレスにデータを
格納する作業が必要となり、ソフトウェア的に複雑とな
り、ゲートの設定に時間を要することになる。そこで本
実施例によるゲート信号発生回路では、第22図及び第23
図に示す構成とした。第22図はゲート回路16のゲート信
号発生回路、第23図はゲート回路17のゲート信号発生回
路を示す。

第22図において、219aは被検査物体１を検査する領域
の開始位置に相当する値をラッチするラッチ回路、219b
は当該領域の終了位置に相当する値をラッチするラッチ
回路である。これらのラッチ回路にラッチされる値は、
それぞれ予めCPU10に設定されている。219cはアドレス
カウンタ７のカウント値とラッチ回路219aのラッチされ
た値とを比較するコンパレータ、219dはアドレスカウン
タ７のカウント値とラッチ回路219bのラッチされた値と
を比較するコンパレータである。各コンパレータ219c,2
19dは＋側入力端子と−側入力端子を有し、−側入力端
子の値が＋側入力端子の値より大きいとき低レベルの出
力信号を出し、また＋側入力端子の値が−側入力端子の
値以上のとき高レベルの出力信号を出すように動作す
る。次いで、219eは各コンパレータ219c,219dの出力信
号により動作するフリップフロップ回路である。フリッ
プフロップ回路219eはセット端子Ｓとリセット端子Ｒを
有し、セット端子Ｓへの入力が低レベル（０）から高レ
ベル（１）に変化したときその出力は高レベルになり、
またリセット端子Ｒへの入力が低レベルから高レベルに
変化したときその出力が低レベルになる。このフリップ
フロップ回路219eの出力は、ゲート信号発生回路219の
出力となり、エコー信号に対するゲートタイミング信号
となる。

第23図に示される第２ゲート回路17のゲート信号発生
回路221では、ラッチ隘路221a,221b、コンパレータ221
c,221d、フリップフロップ221eを備え、これらは第22図
で説明したラッチ回路219a,219b、コンパレータ219c,21
9d、フリップフロップ219eにそれぞれ対応している。更
にアドレスカウンタ221gが設けられ、その出力値が各コ
ンパレータ221c,221dに入力される。アドレスカウンタ2
21gは、前述したタイミング切換回路21fの出力するクロ
ック信号a1を入力される。タイミング切換回路21fはゲ
ート回路16の出力信号を受けてタイミング回路８からの
クロック信号ａをクロック信号a1に変換する。ゲート信
号発生回路221は、ゲート回路16の起動信号に基づきク
ロック信号a1に従って、第２ゲートの範囲を設定する。

上記の本実施例によれば、ソフトウェア的に簡素化さ
れ、またメモリを使用しないため、ハードウェア的にも
小型化されるという利点を有する。

前記の実施例ではゲート回路を２つ設けるように構成
したが２つに限定されず、必要に応じてそれ以上の個数
を設けることもできる。

〔発明の効果〕

以上の説明で明らかなように本発明によれば、次のよ
うな効果を奏する。

水浸法等で探傷を行う場合に、被検査物体が横方向に
長形で且つ表面が平坦でないときでも、表面エコーを検
出するための第１のゲート回路を設けて各表面の位置を
正確に検出できるようにしたため、各表面に対応して内
部に存在する欠陥の位置を正確に検出することができ
る。１ビットメモリを利用した回路構成や、コンパレー
タ等を利用してハードウェア的に構成された回路を用い
ることにより、それぞれ任意の時間範囲を設定するため
の第１及び第２のゲート信号発生回路を簡単な回路構成
で実現することができるため、回路規模を小さくし、部
品点数を削減し、消費電力を低減し、ハード的にもソフ
ト的にも簡素化することができる。

【図面の簡単な説明】

第１図は本発明の一実施例を示す超音波探傷器のブロッ
ク図、第２図はキーボード入力部の正面図、第３図は第
１ゲート回路のブロック図、第４図は第１ゲート回路の
ゲート信号発生回路のブロック図、第５図は第１ゲート
回路の最大値検出回路のブロック図、第６図は第２ゲー
ト回路のブロック図、第７図は第２ゲート回路のゲート
信号発生回路、第８図は第２ゲート回路の最大値検出回
路のブロック図、第９図は水浸法における検査状態を示
す図、第10図は本発明による超音波探傷器のゲート回路
で得られるエコー波形を示す図、第11図は第１のゲート
回路の動作状態を示すタイミングチャート、第12図はタ
インミング処理用メモリの内容説明図、第13図はシフト
レジスタの内容説明図、第14図及び第15図は第１ゲート
回路の動作を説明するためのフローチャート、第16図は
クロック信号ａとa1の関係を示す波形図、第17図は本発
明による超音波探傷器のゲート回路を用いて段差のある
表面を有する被検査物体を探傷した時に得られるエコー
波形図、第18図は第１ゲート回路のゲート信号発生回路
の他の実施例を示すブロック図、第19図は第２ゲート回
路のゲート信号発生回路の他の実施例を示すブロック
図、第20図は他の実施例の場合のタイミング処理用メモ
リのデータ格納状態を示す図、第21図は他の実施例によ
るゲート信号発生回路を用いた場合におけるゲート回路
の動作を説明するためのフローチャート、第22図は第１
のゲート回路のゲート信号発生回路の更なる他の実施例
を示すブロック図、第23図は第２のゲート回路のゲート
信号発生回路の更なる他の実施例を示すブロック図、第
24図は従来の超音波探傷器の基本的構成を説明するため
のブロック図、第25図は水浸法を説明するための図、第
26図は従来のゲート回路のエコー波形を示す図、第27図
は欠陥位置の求め方を説明するための図、第28図は表面
が平坦でない被検査物体を示す図、第29図は２つのゲー
トが重なった状態を示すエコー波形図である。 〔符号の説明〕 １……被検査物体、1a……欠陥、２……探触子、３……
送信部、４……受信部、５……A/D変換部、６……波形
メモリ、７……アドレスカウンタ、８……タイミング回
路、10……CPU、16……第１のゲート回路、17……第２
のゲート回路、18……検出部、19,21,119,121,219,221
……ゲート信号発生回路、20,22……最大値検出回路、2
1f,22j……タイミング切換回路

Claims (4)

(57)【特許請求の範囲】
1. 【請求項１】超音波探触子と、前記超音波探触子に対し
   てパルスを出力する送信部と前記超音波探触子からの信
   号を受信する受信部とを備えた検出部とを備え、前記超
   音波探触子から超音波を発生させて被検査物体内の探傷
   検査を行う超音波探傷器において、前記検出部は、前記
   被検査物体の表面エコーを検出するための第１の時間範
   囲を選択する第１のゲート手段と、超音波が前記超音波
   探触子より送信されてから前記表面エコーが所定値を超
   えるまでの第１の時間を検出する手段と、前記第１の時
   間範囲における前記表面エコーの最大値を検出する第１
   の最大値検出手段と、超音波が前記超音波探触子より送
   信されてから前記第１の最大値となるまでの第２の時間
   を検出する手段と、前記第１の時間範囲が開始された後
   前記表面エコーが前記所定値を超えたときの信号に基づ
   いて動作を開始し、前記被検査物体の欠陥エコーを検出
   するための第２の時間範囲を選択する第２のゲート手段
   と、前記第２の時間範囲における前記欠陥エコーの最大
   値を検出する第２の最大値検出手段と、前記表面エコー
   が前記所定値を超えてから前記第２の最大値となるまで
   の第３の時間を検出する手段と、前記第１の時間と前記
   第２の時間と前記第３の時間とを用いて前記被検査物体
   の欠陥の位置を算出する演算手段とを有することを特徴
   とする超音波探傷器。
2. 【請求項２】請求項１記載の超音波探傷器において、前
   記受信部で受信された信号を所定のサンプリング周期で
   順次にA/D変換するA/D変換器と、このA/D変換器で変換
   されたデータを記憶する波形メモリと、この波形メモリ
   のアドレスを順次に指定するアドレスカウンタと、前記
   波形メモリに記憶されたデータを表示する表示部と、前
   記第１のゲート手段で設定される第１ゲートのしきい値
   を入力する手段と、前記データが前記しきい値を越えた
   ときの前記アドレスカウンタの出力値をラッチするラッ
   チ手段と、前記第１及び第２の最大値検出手段により検
   出された２つの最大値に対応する前記アドレスカウンタ
   の２つの出力値と前記ラッチ手段にラッチされたアドレ
   スカウンタの出力値とを格納する記憶手段とを設け、か
   つ前記第２のゲート手段は前記データが前記しきい値を
   越えたときの信号に基づいて動作するとともに、前記演
   算手段は前記記憶手段に格納された３つのアドレスカウ
   ンタの出力値で表面に対する欠陥の位置を算出すること
   を特徴とする超音波探傷器。
3. 【請求項３】請求項１記載の超音波探傷器において、前
   記第１及び第２のゲート手段を、１ビットメモリで構成
   されるタイミング処理用メモリと、このタイミング処理
   用メモリのアドレスを順次に指定するアドレスカウンタ
   と、順次に出力される前記タイミング処理用メモリの格
   納データを受取り、これにより前記時間範囲を設定する
   フリップフロップ回路で構成したことを特徴とする超音
   波探傷器。
4. 【請求項４】請求項２記載の超音波探傷器において、前
   記第１及び第２のゲート手段を、前記第１及び第２の時
   間範囲の始点がセットされるラッチ回路と、前記第１及
   び第２の時間範囲の終点がセットされるラッチ回路と、
   前記各ラッチ回路から与えられる前記始点又は前記終点
   を前記アドレスカウンタの出力値と比較するコンパレー
   タと、このコンパレータの出力で前記第１及び第２の時
   間範囲を設定するフリップフロップ回路で構成したこと
   を特徴とする超音波探傷器。