JP2553177B2 - サンプル及び保持ステージと並列ａ／ｄコンバータにおけるその使用方法 - Google Patents
サンプル及び保持ステージと並列ａ／ｄコンバータにおけるその使用方法Info
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- H03K5/24—Circuits having more than one input and one output for comparing pulses or pulse trains with each other according to input signal characteristics, e.g. slope, integral the characteristic being amplitude
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- H03M1/34—Analogue value compared with reference values
- H03M1/36—Analogue value compared with reference values simultaneously only, i.e. parallel type
Description
【発明の詳細な説明】 「産業上の利用分野」 本発明は、サンプル及び保持ステージと並列A/Dコン
バータにおけるその使用方法に関する。
バータにおけるその使用方法に関する。
「従来の技術」 並列A/D（アナログとデジタル）コンバータにおい
て、入力側で要求されるコンパレータとラッチ段の数
は、要求される分解能、従って出力で要求されるデジタ
ル信号のビット数によって指数的に増加する。例えば７
ビット並列A/Dコンバータがラッチ段と同じ数である27
＝128のコンパレータを持つために、この出力は線形二
進コードによってしばしば表わされる。各々の付加ビッ
トのために、コンパレータとラッチ段の数は２倍にな
り、モノリシック集積回路として並列A/Dコンバータを
構成するために必要なチップ面積はほぼ同じ割合で増加
する。
て、入力側で要求されるコンパレータとラッチ段の数
は、要求される分解能、従って出力で要求されるデジタ
ル信号のビット数によって指数的に増加する。例えば７
ビット並列A/Dコンバータがラッチ段と同じ数である27
＝128のコンパレータを持つために、この出力は線形二
進コードによってしばしば表わされる。各々の付加ビッ
トのために、コンパレータとラッチ段の数は２倍にな
り、モノリシック集積回路として並列A/Dコンバータを
構成するために必要なチップ面積はほぼ同じ割合で増加
する。
従来は、多数のビットの並列A/Dコンバータは高価な
電子デバイスであるため、例えばコンバータの前にマル
チプレクサを置くことによって少なくとも２個の独立の
アナログ信号を変換させるために多重化ベースでそれら
を利用するような努力が払われてきた。
電子デバイスであるため、例えばコンバータの前にマル
チプレクサを置くことによって少なくとも２個の独立の
アナログ信号を変換させるために多重化ベースでそれら
を利用するような努力が払われてきた。
「発明の解決すべき課題」 従来の技術では次の障害を生じた。極端な場合におい
て、A/Dコンバータの前のマルチプレクサは、コンバー
タのアナログ入力にアナログ信号の１個の正の最大値か
ら他のアナログ信号の最小値へ変えさせる。このこと
は、７ビットのA/Dコンバータの場合で数10pFであるア
ナログ入力の容量の電荷が、反転されなければならない
ことを意味する。時定数が入力容量と共にA/Dコンバー
タの入力抵抗とマルチプレクサの出力抵抗によって形成
されるため、これはアナログ信号に含まれる周波数の成
分が増加するに従って増加する信号の歪みを生じる。特
にビデオレコーダとテレビジョン受像機で生じるような
アナログ信号の場合では、A/Dコンバータの前にマルチ
プレクサを接続することは実際には不可能である。
て、A/Dコンバータの前のマルチプレクサは、コンバー
タのアナログ入力にアナログ信号の１個の正の最大値か
ら他のアナログ信号の最小値へ変えさせる。このこと
は、７ビットのA/Dコンバータの場合で数10pFであるア
ナログ入力の容量の電荷が、反転されなければならない
ことを意味する。時定数が入力容量と共にA/Dコンバー
タの入力抵抗とマルチプレクサの出力抵抗によって形成
されるため、これはアナログ信号に含まれる周波数の成
分が増加するに従って増加する信号の歪みを生じる。特
にビデオレコーダとテレビジョン受像機で生じるような
アナログ信号の場合では、A/Dコンバータの前にマルチ
プレクサを接続することは実際には不可能である。
従って本発明の目的は、多重化の原理に基いて少なく
とも２個の独立のアナログ信号を処理することができる
サンプル及び保持ステージを提供し、並列A/Dコンバー
タにおいて使用することである。
とも２個の独立のアナログ信号を処理することができる
サンプル及び保持ステージを提供し、並列A/Dコンバー
タにおいて使用することである。
「課題解決のための手段」 この課題の解決法は、上述した入力容量の電荷の反転
を避けるようなアナログ・デジタルコンバータの入力部
分内にマルチプレクサを入れるという基本的考えを根拠
とした。
を避けるようなアナログ・デジタルコンバータの入力部
分内にマルチプレクサを入れるという基本的考えを根拠
とした。
本発明に従ったサンプル及び保持ステージの利点の１
つは、現在一般にコンパレータとラッチ段内で使用され
ているトランジスタに加えて３個のトランジスタが、処
理される各付加的アナログ信号のため必要とされるに過
ぎず、そして１個の付加的被制御電流路が２個のデカッ
プリング・トランジスタの各々に設けられなければなら
ないだけであることである。従って、A/Dコンバータに
よって占有される全チップ面積に比較して必要な面積の
増加量は実際上無視できる程度である。
つは、現在一般にコンパレータとラッチ段内で使用され
ているトランジスタに加えて３個のトランジスタが、処
理される各付加的アナログ信号のため必要とされるに過
ぎず、そして１個の付加的被制御電流路が２個のデカッ
プリング・トランジスタの各々に設けられなければなら
ないだけであることである。従って、A/Dコンバータに
よって占有される全チップ面積に比較して必要な面積の
増加量は実際上無視できる程度である。
「実施例」 第１図はバイポーラトランジスタによって実行された
実施例の回路図であり、その個々のトランジスタと受動
部品によって示された個々のサンプル及び保持ステージ
によって並列A/Dコンバータの第１および最終の段を示
している。一方、関連したエンコーダは、適切なデコー
ダ回路がその当業者に良く知られているため図では概略
的に表わした。
実施例の回路図であり、その個々のトランジスタと受動
部品によって示された個々のサンプル及び保持ステージ
によって並列A/Dコンバータの第１および最終の段を示
している。一方、関連したエンコーダは、適切なデコー
ダ回路がその当業者に良く知られているため図では概略
的に表わした。
第１の並列A/Dコンバータ段の部分から成るサンプル
及び保持ステージの素子は、参照符号を付されている。
サンプル及び保持ステージは、定電流源q,コンパレータ
k,デカップリグ段e,そしてラッチ段ｌのようなサブ回路
から成る。
及び保持ステージの素子は、参照符号を付されている。
サンプル及び保持ステージは、定電流源q,コンパレータ
k,デカップリグ段e,そしてラッチ段ｌのようなサブ回路
から成る。
コンパレータｋは、２個の第１の差動トランジスタd1
1,d12から成る第１の差動増幅器状の回路d1を含む。こ
れら２個のトランジスタの被制御電流路は、一端で互い
に接続される。そして接続点は、第１のクロック・トラ
ンジスタt1と定電流源ｑの被制御電流路を通りアースさ
れる。他端は、２個のデカップリング・トランジスタe
1,e2の１個の被制御電流路を経て、そしてエンコーダcd
のための供給電圧源ｕへつながる負荷素子r1,r2の１個
を経て、それぞれ結合されている。
1,d12から成る第１の差動増幅器状の回路d1を含む。こ
れら２個のトランジスタの被制御電流路は、一端で互い
に接続される。そして接続点は、第１のクロック・トラ
ンジスタt1と定電流源ｑの被制御電流路を通りアースさ
れる。他端は、２個のデカップリング・トランジスタe
1,e2の１個の被制御電流路を経て、そしてエンコーダcd
のための供給電圧源ｕへつながる負荷素子r1,r2の１個
を経て、それぞれ結合されている。
バイポーラトランジスタによって実行される第１図の
実施例の被制御電流路は、第１図では全て同じ導電型の
即ちnpn型である。対応するトランジスタのコレクタ・
エミッタ路である。負荷素子r1から始まりトランジスタ
e1,d11,t1,定電流源ｑのトランジスタctのコレクタ・エ
ミッタ路、そして結合された抵抗ｒまで、このような順
序で直列して接続されている。同様に、トランジスタe
2,d12,t1,ctそして抵抗ｒは、第２の負荷素子r2に直列
に接続されている。従って明らかに、差動トランジスタ
d11,d12のエミッタは、相互に連結している。
実施例の被制御電流路は、第１図では全て同じ導電型の
即ちnpn型である。対応するトランジスタのコレクタ・
エミッタ路である。負荷素子r1から始まりトランジスタ
e1,d11,t1,定電流源ｑのトランジスタctのコレクタ・エ
ミッタ路、そして結合された抵抗ｒまで、このような順
序で直列して接続されている。同様に、トランジスタe
2,d12,t1,ctそして抵抗ｒは、第２の負荷素子r2に直列
に接続されている。従って明らかに、差動トランジスタ
d11,d12のエミッタは、相互に連結している。
コンパレータｋは、さらに２個の第２の差動トランジ
スタd12,d22から成る第２の差動増幅器状の回路d2を含
む。これらのトランジスタの被制御電流路は、一端で互
いに接続され、その接続点は、第２のクロック・トラン
ジスタt2と定電流源ｑの被制御電流路を通りアースされ
る。他端は、２個のデカップリング・トランジスタe1,e
2の１個の付加被制御電流路と２個の負荷素子r1,r2の１
個を経てそれぞれ供給電圧源ｕへ結合される。従ってデ
カップリング・トランジスタe1,e2のそれぞれは、関連
する差動トランジスタd21,d22のコレクタに接続されて
いる第２のエミッタを有し、そしてベースは定電圧ukに
接続されている。２個の第２の差動トランジスタd21,d2
2は、それらのエミッタによって互いに接続されてい
る。
スタd12,d22から成る第２の差動増幅器状の回路d2を含
む。これらのトランジスタの被制御電流路は、一端で互
いに接続され、その接続点は、第２のクロック・トラン
ジスタt2と定電流源ｑの被制御電流路を通りアースされ
る。他端は、２個のデカップリング・トランジスタe1,e
2の１個の付加被制御電流路と２個の負荷素子r1,r2の１
個を経てそれぞれ供給電圧源ｕへ結合される。従ってデ
カップリング・トランジスタe1,e2のそれぞれは、関連
する差動トランジスタd21,d22のコレクタに接続されて
いる第２のエミッタを有し、そしてベースは定電圧ukに
接続されている。２個の第２の差動トランジスタd21,d2
2は、それらのエミッタによって互いに接続されてい
る。
このように、第１の差動トランジスタd11,d12、第２
の差動トランジスタd21,d22、デカップリング・トラン
ジスタe1,e2は、カスコード接続されているので、第１
の差動増幅器状の回路d1と第２の差動増幅器状の回路d2
との間の転移が高速となる。
の差動トランジスタd21,d22、デカップリング・トラン
ジスタe1,e2は、カスコード接続されているので、第１
の差動増幅器状の回路d1と第２の差動増幅器状の回路d2
との間の転移が高速となる。
ラッチ段１は、被制御電流路が一端で互いに接続さ
れ、接続点が、第３のクロック・トランジスタt3と定電
流源ｑを通りアースされている２つのラッチ・トランジ
スタ1,12を含む。他端では、これらの被制御電流路のそ
れぞれは、２個の負荷素子r1,r2の１個を経て、供給電
圧源ｕに結合される。ラッチ・トランジスタの１個11の
制御端子は、他方のラッチ・トランジスタ12とその負荷
素子r2の接続点に接続されており、他方のラッチ・トラ
ンジスタ12の制御端子も同様であり、そのため一般にラ
ッチ段のために使用する交叉カップリングが得られる。
３個の全てのクロック・トランジスタt1,t2,t3は、それ
ぞれのエミッタが互いに接続され、そして接続点は定電
流源ｑに接続されている。
れ、接続点が、第３のクロック・トランジスタt3と定電
流源ｑを通りアースされている２つのラッチ・トランジ
スタ1,12を含む。他端では、これらの被制御電流路のそ
れぞれは、２個の負荷素子r1,r2の１個を経て、供給電
圧源ｕに結合される。ラッチ・トランジスタの１個11の
制御端子は、他方のラッチ・トランジスタ12とその負荷
素子r2の接続点に接続されており、他方のラッチ・トラ
ンジスタ12の制御端子も同様であり、そのため一般にラ
ッチ段のために使用する交叉カップリングが得られる。
３個の全てのクロック・トランジスタt1,t2,t3は、それ
ぞれのエミッタが互いに接続され、そして接続点は定電
流源ｑに接続されている。
バイポーラトランジスタによって実行される第１図の
実施例では、個々のトランジスタの被制御電流路は、ト
ランジスタのコレクタ・エミッタ路である。本発明が、
絶縁ゲート電界効果トランジスタつまりMOS技術を用い
て実現されるならば、勿論、被制御電流路は、個々のト
ランジスタのソース・ドレイン路である。制御入力はバ
イポーラトランジスタについてはベースであり、MOSト
ランジスタではゲートである。MOS技術では、デカップ
リング・トランジスタのそれぞれの付加被制御電流路
は、付加デカップリング・トランジスタによって実現さ
れる。
実施例では、個々のトランジスタの被制御電流路は、ト
ランジスタのコレクタ・エミッタ路である。本発明が、
絶縁ゲート電界効果トランジスタつまりMOS技術を用い
て実現されるならば、勿論、被制御電流路は、個々のト
ランジスタのソース・ドレイン路である。制御入力はバ
イポーラトランジスタについてはベースであり、MOSト
ランジスタではゲートである。MOS技術では、デカップ
リング・トランジスタのそれぞれの付加被制御電流路
は、付加デカップリング・トランジスタによって実現さ
れる。
負荷素子は、拡散抵抗、バイポーラ定電流トランジス
タ、または抵抗として動くMOSトランジスタのような、
受動又は能動回路素子によって実現できる。
タ、または抵抗として動くMOSトランジスタのような、
受動又は能動回路素子によって実現できる。
アナログ信号入力に関しては並列の複数のサンプル及
び保持ステージの接続によって、並列A/D変換器は、通
常の方法で組立てられる。第１図は、上記のコンバータ
の第１段と最終段を示している。一方の側で、全ての第
１の差動トランジスタd11の制御入力は互いに接続さ
れ、そして第１のアナログ信号a1を与えられる。前述の
一方の側で、全ての第２の差動トランジスタd21の制御
入力もまた互いに接続され、そして第２のアナログ信号
a2を与えられる。
び保持ステージの接続によって、並列A/D変換器は、通
常の方法で組立てられる。第１図は、上記のコンバータ
の第１段と最終段を示している。一方の側で、全ての第
１の差動トランジスタd11の制御入力は互いに接続さ
れ、そして第１のアナログ信号a1を与えられる。前述の
一方の側で、全ての第２の差動トランジスタd21の制御
入力もまた互いに接続され、そして第２のアナログ信号
a2を与えられる。
他方の側の第１の及び第２の差動トランジスタd12,d2
2の制御入力は、互いに接続され、そして基準電圧の為
の入力を形成する。これらの電圧が、一般に一定の絶対
値によって異なっている個々の段のための基準電圧を得
るために、電圧デバイダutが、基準電圧源urと、別の一
定電位、第１図によればむしろグランドとの間に接続さ
れている。この電圧デバイダは、第１図の実施例の場合
によれば、タップと見なされている基準電圧urとグラン
ドのための端子であるコンパレートと同じ数だけのタッ
プを有する。ｎ−２個の抵抗（ここでｎは並列A/Dコン
バータのサンプル及び保持ステージの数である）のうち
最後の前の段の部分を形成する抵抗が第１図に示されて
いる。
2の制御入力は、互いに接続され、そして基準電圧の為
の入力を形成する。これらの電圧が、一般に一定の絶対
値によって異なっている個々の段のための基準電圧を得
るために、電圧デバイダutが、基準電圧源urと、別の一
定電位、第１図によればむしろグランドとの間に接続さ
れている。この電圧デバイダは、第１図の実施例の場合
によれば、タップと見なされている基準電圧urとグラン
ドのための端子であるコンパレートと同じ数だけのタッ
プを有する。ｎ−２個の抵抗（ここでｎは並列A/Dコン
バータのサンプル及び保持ステージの数である）のうち
最後の前の段の部分を形成する抵抗が第１図に示されて
いる。
第１のクロック信号s1は、全てのクロック・トランジ
スタt1の制御入力に供給され、そして第２のクロック信
号s2は、全ての第２のクロック・トランジスタt2の制御
入力に供給される。全ての第３のクロック・トランジス
タt3の制御入力は、第３のクロック信号s3を与えるか、
又は一定電圧に接続される。
スタt1の制御入力に供給され、そして第２のクロック信
号s2は、全ての第２のクロック・トランジスタt2の制御
入力に供給される。全ての第３のクロック・トランジス
タt3の制御入力は、第３のクロック信号s3を与えるか、
又は一定電圧に接続される。
３個のクロック信号s1,s2,s3は、他と重なることはな
く、第３のクロック信号はs3は、第１のクロック信号の
周波数と等しい第２のクロック信号の周波数の２倍の周
波数を持つ。
く、第３のクロック信号はs3は、第１のクロック信号の
周波数と等しい第２のクロック信号の周波数の２倍の周
波数を持つ。
従って、本発明のサンプル及び保持ステージによる、
２個のアナログ信号a1,a2の多重のA/D変換は、A/Dコン
バータの前にマルチプレックサを置くことなしに実行さ
れる。何故なら、多重化は、サンプル及び保持ステージ
と一体化しているからである。これは又、無線周波数信
号の場合に著しく妨害となるA/Dコンバータの入力容量
の電荷の上述した反転の必要性を取除く。何故なら、個
々のアナログ信号のための分離したA/Dコンバータ入力
が在るからである。そのアナログ信号は一定に供給され
る。本発明においてサンプル及び保持ステージの中のマ
ルチプレックスの一体化は、１段につき３個の付加トラ
ンジスタが、そしてデカップリング・トランジスタにつ
き１個の付加被制御電流が必要である。
２個のアナログ信号a1,a2の多重のA/D変換は、A/Dコン
バータの前にマルチプレックサを置くことなしに実行さ
れる。何故なら、多重化は、サンプル及び保持ステージ
と一体化しているからである。これは又、無線周波数信
号の場合に著しく妨害となるA/Dコンバータの入力容量
の電荷の上述した反転の必要性を取除く。何故なら、個
々のアナログ信号のための分離したA/Dコンバータ入力
が在るからである。そのアナログ信号は一定に供給され
る。本発明においてサンプル及び保持ステージの中のマ
ルチプレックスの一体化は、１段につき３個の付加トラ
ンジスタが、そしてデカップリング・トランジスタにつ
き１個の付加被制御電流が必要である。
もし必要であるならば、各デカップリング・トランジ
スタのための１個の付加被制御電流路と、各付加アナロ
グ信号のための関連したクロック・トランジスタを具備
した、１個付加差動増幅器状の回路を設けることによっ
て、２個以上のアナログ信号に、本発明の基本的原理上
の多重のA/D変換を受けさせることも可能である。
スタのための１個の付加被制御電流路と、各付加アナロ
グ信号のための関連したクロック・トランジスタを具備
した、１個付加差動増幅器状の回路を設けることによっ
て、２個以上のアナログ信号に、本発明の基本的原理上
の多重のA/D変換を受けさせることも可能である。
第２図は、通常のECL（エミッタ結合ロジック）技術
を使用する集積回路チップにより形成されたバイポーラ
トランジスタによって本発明を実現したとき種々の波形
を示している。第２図の上方曲線は、一般にECL回路を
動かすのに必要である重複しない２個のクロック信号f,
fgを示している。２個のクロック信号の後者fgは、前者
ｆを反転することによって得る。この結果、クロック信
号ｆと比べクロック信号fqは僅かにエッジが遅れる。当
業者に良く知られている適当なロジック回路によって、
３個のクロック信号s1,s2,s3は２個のクロック信号ｆ、
fqから導出され、正確なエッジの一致は欠くことのでき
ない必要条件である。
を使用する集積回路チップにより形成されたバイポーラ
トランジスタによって本発明を実現したとき種々の波形
を示している。第２図の上方曲線は、一般にECL回路を
動かすのに必要である重複しない２個のクロック信号f,
fgを示している。２個のクロック信号の後者fgは、前者
ｆを反転することによって得る。この結果、クロック信
号ｆと比べクロック信号fqは僅かにエッジが遅れる。当
業者に良く知られている適当なロジック回路によって、
３個のクロック信号s1,s2,s3は２個のクロック信号ｆ、
fqから導出され、正確なエッジの一致は欠くことのでき
ない必要条件である。
第３のクロック信号s3の有益なマーク／スペース比は
1:1であり、そして第１のクロック信号s1のパルスは、
第３のクロック信号s3のパルスの間の奇数番号空間に一
致し、一方第２のクロック信号s2のパルスは、第３のク
ロック信号s3のパルスの偶数番号空間に一致する。それ
は第２図の３個の下方曲線によって示されている。第１
と第３のクロック信号と第２と第３のクロック信号のエ
ッジが一致していることが特に重要である３個のクロッ
ク信号s1,s2、s3のこの時間の相互関係は、（例えば、
第２図でＸと記されたエッジは、個々のサンプル値が第
３のクロック信号s3のそれぞれの後縁でラッチ段に転送
され、そして他方で、十分な時間が個々のアナログ信号
のサンプル値を形成するために２個の異なる段d1,d2で
有効であることを確実にする。
1:1であり、そして第１のクロック信号s1のパルスは、
第３のクロック信号s3のパルスの間の奇数番号空間に一
致し、一方第２のクロック信号s2のパルスは、第３のク
ロック信号s3のパルスの偶数番号空間に一致する。それ
は第２図の３個の下方曲線によって示されている。第１
と第３のクロック信号と第２と第３のクロック信号のエ
ッジが一致していることが特に重要である３個のクロッ
ク信号s1,s2、s3のこの時間の相互関係は、（例えば、
第２図でＸと記されたエッジは、個々のサンプル値が第
３のクロック信号s3のそれぞれの後縁でラッチ段に転送
され、そして他方で、十分な時間が個々のアナログ信号
のサンプル値を形成するために２個の異なる段d1,d2で
有効であることを確実にする。
本発明に従ったサンプル及び保持ステージよりできて
いる並列A/Dコンバータは、スーパーVHS標準に従った輝
度と色の信号の多重A/D変換のためのテレビジョン受像
機・ビデオ・レコーダ複合物の信号路として使用される
ことが好ましい。通常では、輝度信号と色信号は蓄積さ
れ、そして２個の分離された信号としてビデオテープか
ら取出される。もし、これらの信号が、従来のデジタル
・テレビジョン受像機の中で使われているデジタル回路
によって処理されているならば、アナログ信号であるこ
れら２個の信号はA/Dコンバータの前方にマルチプレッ
クサを置くことなしに本発明によってデジタル形式に変
換させられるべきである。
いる並列A/Dコンバータは、スーパーVHS標準に従った輝
度と色の信号の多重A/D変換のためのテレビジョン受像
機・ビデオ・レコーダ複合物の信号路として使用される
ことが好ましい。通常では、輝度信号と色信号は蓄積さ
れ、そして２個の分離された信号としてビデオテープか
ら取出される。もし、これらの信号が、従来のデジタル
・テレビジョン受像機の中で使われているデジタル回路
によって処理されているならば、アナログ信号であるこ
れら２個の信号はA/Dコンバータの前方にマルチプレッ
クサを置くことなしに本発明によってデジタル形式に変
換させられるべきである。
第１図は、本発明の実施例の第１と最終のサンプル及び
保持ステージの回路図であり、第２図は、同実施例で好
んで使われるクロック信号の波形を示す。 r1,r2……負荷素子、１……ラッチ段、11,12……ラッチ
・トランジスタ、ｅ……デカップリング段、e1,e2……
デカップリング・トランジスタ、d1,d2……差動増幅器
状の回路、d11,d12,d21,d22……差動トランジスタ、ｋ
……コンパレータ、t1,t2,t3……クロック・トランジス
タ、ｒ……抵抗、ｑ……定電流源、cd……エンコーダ、
ct……トランジスタ、ｕ……供給電圧源、ur……基準電
圧源、ut……電圧デバイダ、a1,a2……アナログ信号、s
1,s2,s3……クロック信号、f,fq……クロック信号。
保持ステージの回路図であり、第２図は、同実施例で好
んで使われるクロック信号の波形を示す。 r1,r2……負荷素子、１……ラッチ段、11,12……ラッチ
・トランジスタ、ｅ……デカップリング段、e1,e2……
デカップリング・トランジスタ、d1,d2……差動増幅器
状の回路、d11,d12,d21,d22……差動トランジスタ、ｋ
……コンパレータ、t1,t2,t3……クロック・トランジス
タ、ｒ……抵抗、ｑ……定電流源、cd……エンコーダ、
ct……トランジスタ、ｕ……供給電圧源、ur……基準電
圧源、ut……電圧デバイダ、a1,a2……アナログ信号、s
1,s2,s3……クロック信号、f,fq……クロック信号。
───────────────────────────────────────────────────── フロントページの続き (56)参考文献 特開 昭59−147529（ＪＰ，Ａ) 特開 昭56−93425（ＪＰ，Ａ) 特開 昭63−256019（ＪＰ，Ａ) 実開 昭59−144931（ＪＰ，Ｕ)
Claims (4)
- 【請求項１】クロック制御されるコンパレータと、デカ
ップリング段を経てコンパレータとその出力が並列接続
されたラッチ段とを含むサンプル及び保持ステージにお
いて、 コンパレータは、 ２個の第１の差動トランジスタを備え、それらトランジ
スタの被制御電流路は一端において互いに接続され、そ
の接続点は第１のクロック・トランジスタの被制御電流
路と定電流源を通りアースされ、一方被制御電流路の他
端もまた２個のデカップリング・トランジスタの１個の
被制御電流路と２個の負荷素子の１個を経て供給電圧源
に結合されている第１の差動増幅器状の回路と、 ２個の第２の差動トランジスタを備え、それらトランジ
スタの被制御電流路は一端において互いに接続され、そ
の接続点は第２のクロック・トランジスタの被制御電流
路と定電流源を通りアースされ、一方２個の被制御電流
路のそれぞれの他端は、２個のデカップリング・トラン
ジスタの１個の付加被制御電流路と２個の負荷素子の１
個を経て供給電圧と結合されている第２の差増幅器状の
回路とを具備し、 第１の差動トランジスタ、第２の差動トランジスタ、デ
カップリング・トランジスタはカスコード接続され、 ラッチ段は２個のラッチ・トランジスタを含み、 その被制御電流路は一端で互いに接続され、その接続点
は第３のクロック・トランジスタと定電流源を通りアー
スされ、一方２個の被制御電流路のそれぞれの他端は、
２個の負荷素子の１個を経て供給電圧に結合され、 各ラッチ・トランジスタの制御端子はそれぞれ、他方の
ラッチ・トランジスタとその負荷素子の接合点に結合さ
れていることを特徴とするサンプル及び保持ステージ。 - 【請求項２】請求項１記載のサンプル及び保持ステージ
を複数含む並列A/Dコンバータにおいて、 一方の側の全ての第１の差動トランジスタの制御入力は
共に接続され、第１のアナログ信号を供給され、前記一
方の側の全ての第２の差動トランジスタの制御入力は共
に接続され、第２のアナログ信号を与えられ、 それぞれのコンパレータの中の、他方の側の第１及び第
２の差動トランジスタの制御入力は、基準電圧入力を形
成するため共に接続され、 存在するコンパレータと同数のタップを有する抵抗分圧
器が、基準電圧源と他の一定電位の間に接続され、タッ
プの各々はコンパレータの１個の基準電圧入力に接続さ
れており、 第１のクロック信号は全ての第１のクロック・トランジ
スタの制御入力に供給され、第２のクロック信号は全て
の第２のクロック・トランジスタの制御入力に供給さ
れ、第３のクロック信号又は一定電圧が全ての第３のク
ロック・トランジスタの制御入力に供給され、 ３個のクロック信号は他とは重ならず、第３のクロック
信号は第１のクロック信号の周波数と等しい第２のクロ
ック信号の周波数の２倍の周波数を有している、 請求項１記載のサンプル及び保持ステージを複数含む並
列A/Dコンバータ。 - 【請求項３】第３のクロック信号のマーク／スペース比
は1:1であり、第１のクロック信号のパルスは第３のク
ロック信号のパルス間の奇数番号の空間と一致し、一方
第２のクロック信号のパルスは第３のクロック信号のパ
ルスの間の偶数番号の空間と一致する、請求項２記載の
並列A/Dコンバータ。 - 【請求項４】スーパVHS標準に従った輝度及び色の信号
の多重A/D変換のためのテレビジョン受像機・ビデオ・
レコーダ複合物の信号路で使用されていることを特徴と
する請求項２又は３記載の並列A/Dコンバータの使用方
法。
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