JP2552005B2 - Display device - Google Patents
Display deviceInfo
- Publication number
- JP2552005B2 JP2552005B2 JP1255865A JP25586589A JP2552005B2 JP 2552005 B2 JP2552005 B2 JP 2552005B2 JP 1255865 A JP1255865 A JP 1255865A JP 25586589 A JP25586589 A JP 25586589A JP 2552005 B2 JP2552005 B2 JP 2552005B2
- Authority
- JP
- Japan
- Prior art keywords
- signal
- data
- input
- display data
- circuit
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Lifetime
Links
Landscapes
- Digital Computer Display Output (AREA)
- Control Of Indicators Other Than Cathode Ray Tubes (AREA)
Description
【発明の詳細な説明】 ［概要］ データ・画像端末装置中、プラズマ・ディスプレイ
等、表示装置に関し、 入力インタフェース回路の選択を自動的に行い、これ
を手動で行う場合の選択の間違いや、選択の煩わしさを
解消することを目的とし、 一水平同期信号周期あたりの表示データの数を同一と
し、入力ビット数を異にする複数の表示データ信号に対
応して設けられた複数の入力インタフェース回路と、こ
れら複数の入力インタフェース回路を択一的に内部回路
に接続する入力インタフェース選択回路とを具備し、複
数の表示データ信号のうち、いずれか一の表示データ信
号が入力される表示装置において、入力中の表示データ
信号とともに入力される入力中の表示データ信号を読み
込むタイミングを示すクロック信号のクロック数を所定
時間、カウントすることにより、入力中の表示データ信
号の入力ビット数を自動認識する表示データ入力ビット
数自動認識回路を設け、前記入力インタフェース選択回
路は、前記表示データ入力ビット数自動認識回路の認識
結果に基づいて、前記複数の入力インタフェース回路の
うち、現在、使用されている入力インタフェース回路の
選択を行い、これを内部回路に接続するように構成す
る。DETAILED DESCRIPTION OF THE INVENTION [Outline] Regarding a display device such as a plasma display in a data / image terminal device, an input interface circuit is automatically selected, and a mistake is made when the input interface circuit is manually selected. In order to eliminate the inconvenience of multiple display interface signals, the number of display data per horizontal sync signal cycle is the same, and multiple input interface circuits are provided corresponding to multiple display data signals with different input bits. And an input interface selection circuit that selectively connects the plurality of input interface circuits to an internal circuit, and a display device to which any one of the plurality of display data signals is input, Predetermine the number of clocks of the clock signal indicating the timing of reading the input display data signal together with the input display data signal A display data input bit number automatic recognition circuit is provided for automatically recognizing the input bit number of the display data signal being input by counting time, and the input interface selection circuit recognizes the display data input bit number automatic recognition circuit. Based on the result, the currently used input interface circuit is selected from the plurality of input interface circuits, and the selected input interface circuit is connected to the internal circuit.
［産業上の利用分野］ 本発明はデータ・画像端末装置中、プラズマ・ディス
プレイ等、表示装置に関する。[Field of Industrial Application] The present invention relates to a display device such as a plasma display in a data / image terminal device.
この種、表示装置が接続されるホストには、表示デー
タを１ビットごとにシリアル信号として出力するもの
と、複数ビット、例えば、４ビットごとにパラレル信号
として出力するものとがある。このため、一般に、この
種、表示装置は、表示データがシリアル信号として供給
される場合であっても、パラレル信号として供給される
場合であっても、これに対応できるようにシリアル信号
用の入力インタフェース回路とパラレル信号用の入力イ
ンタフェース回路とを設け、接続するホストの種類によ
って入力インタフェース回路を選択し、これを内部回路
に接続するようにしている。There are two types of hosts, one of which outputs display data as a serial signal for each bit, and one of which outputs a plurality of bits, for example, as a parallel signal for every four bits, in this type of host to which the display device is connected. For this reason, in general, this type of display device is provided with an input for a serial signal so that it can cope with whether the display data is supplied as a serial signal or a parallel signal. An interface circuit and an input interface circuit for parallel signals are provided, the input interface circuit is selected according to the type of host to be connected, and this is connected to the internal circuit.
［従来の技術］ 従来、この種、表示装置として、第９図にその要部
（入力インタフェース部）を示すようなものが提案され
ている。[Prior Art] Conventionally, as this type of display device, a display device whose main part (input interface part) is shown in FIG. 9 has been proposed.
この表示装置は、プラズマ・ディスプレイ装置の例で
あり、表示データを１ビットずつシリアル信号として出
力するホスト又は４ビットずつパラレル信号として出力
するホストに接続できるように構成されており、第10図
に示すようなタイミングで、垂直同期信号▲
▼、水平同期信号▲▼、クロック信号CLK、
表示データ信号DATAなどが供給されるものである。な
お、クロック信号CLKは、表示データのタイミング信号
であり、その立ち上がりで表示データの読み込みが行わ
れる。This display device is an example of a plasma display device, and is configured so that it can be connected to a host that outputs display data as a serial signal one bit at a time or a host that outputs parallel data every four bits as shown in FIG. Vertical sync signal at the timing shown
▼, horizontal sync signal ▲ ▼, clock signal CLK,
The display data signal DATA or the like is supplied. The clock signal CLK is a timing signal of display data, and the display data is read at the rising edge thereof.
また、この表示装置では、第11図及び第12図に示すよ
うに、表示データ信号DATAとして、表示データd1、d2・
・・d640を１ビットずつシリアルに転送する表示データ
信号DATA（1B）又は４ビットずつパラレルに転送する表
示データ信号DATA（4B）が供給されるが、表示データ信
号DATA（1B）が供給される場合には、クロック信号CLK
として、一水平同期信号周期THSYNCあたりのクロック数
が640個であるクロック信号CLK（1B）が供給される。ま
た、表示データ信号DATA（4B）が供給される場合には、
クロック信号CLKとして、一水平同期信号周期THSYNCあ
たりのクロック数が160個であるクロック信号CLK（4B）
が供給される。Further, in this display device, as shown in FIGS. 11 and 12, as the display data signal DATA, the display data d 1 , d 2 ,.
Although .. The d 640 bit by bit and transfers the serial display data signal DATA (1B) or four bits transferred to the parallel display data signal DATA (4B) is supplied, the display data signal DATA (1B) is supplied Clock signal CLK
As a clock signal CLK (1B), the number of clocks per horizontal sync signal period THSYNC is 640. When the display data signal DATA (4B) is supplied,
As the clock signal CLK, a clock signal CLK (4B) in which the number of clocks per horizontal sync signal period THSYNC is 160
Is supplied.
ここに、第９図において、１は表示データ信号DATA
（1B）を入力するための表示データ信号入力端子、２は
シフトレジスタ、３はＤフリップフロップであり、表示
データ信号入力端子１はシフトレジスタ２のデータ入力
端子Ｄに接続され、その出力端子Q0、Q1・・・Q7はそれ
ぞれＤフリップフロップ３の入力端子D0、D1・・・D7に
接続されている。Here, in FIG. 9, 1 is a display data signal DATA.
A display data signal input terminal for inputting (1B), 2 is a shift register, 3 is a D flip-flop, the display data signal input terminal 1 is connected to the data input terminal D of the shift register 2, and its output terminal Q 0 , Q 1 ... Q 7 are connected to the input terminals D 0 , D 1 ... D 7 of the D flip-flop 3, respectively.
また40、41、42、43は表示データ信号DATA（4B）を入
力するための表示データ信号入力端子、５、６はＤフリ
ップフロップであり、表示データ信号入力端子40、41、
42、43はそれぞれＤフリップフロップ５の入力端子D4、
D5、D6、D7に接続されている。また、Ｄフリップフロッ
プ５の出力端子Q4、Q5、Q6、Q7はそれぞれの入力端子
D0、D1、D2、D3及びＤフリップフロップ６の入力端子
D4、D5、D6、D7に接続されている。また、Ｄフリップフ
ロップ５の出力端子Q0、Q1、Q2、Q3はそれぞれＤフリッ
プフロップ６の入力端子D0、D1、D2、D3に接続されてい
る。Further, 4 0 , 4 1 , 4 2 and 4 3 are display data signal input terminals for inputting the display data signal DATA (4B), 5 and 6 are D flip-flops, and display data signal input terminals 4 0 and 4 1 ,
4 2 and 4 3 are the input terminals D 4 and D 4 of the D flip-flop 5, respectively.
Connected to D 5 , D 6 and D 7 . The output terminals Q 4 , Q 5 , Q 6 , and Q 7 of the D flip-flop 5 are the respective input terminals.
Input terminals of D 0 , D 1 , D 2 , D 3 and D flip-flop 6
Connected to D 4 , D 5 , D 6 , and D 7 . The output terminals Q 0 , Q 1 , Q 2 , Q 3 of the D flip-flop 5 are connected to the input terminals D 0 , D 1 , D 2 , D 3 of the D flip-flop 6, respectively.
また、７はクロック信号CLKとしてクロック信号CLK
（1B）又はCLK（4B）を入力するためのクロック信号入
力端子、８はインバータ、９はバイナリー・カウンタで
あり、クロック信号入力端子７はシフトレジスタ２のク
ロック信号入力端子CK、Ｄフリップフロップ５のクロッ
ク信号入力端子CK及びインバータ８の入力端子に接続さ
れており、インバータ８の出力端子はバイナリー・カウ
ンタ９のパルス入力端子に接続されている。また、バイ
ナリー・カウンタ９の２分周クロック出力端子Q0はＤフ
リップフロップ６のクロック信号入力端子CKに接続さ
れ、８分周クロック出力端子Q2はＤフリップフロップ３
のクロック信号入力端子CKに接続されている。なお、バ
イナリー・カウンタ９のクリア入力端子CLRには水平同
期信号▲▼が供給される。Further, 7 is the clock signal CLK as the clock signal CLK.
Clock signal input terminal for inputting (1B) or CLK (4B), 8 is an inverter, 9 is a binary counter, clock signal input terminal 7 is clock signal input terminal CK of shift register 2, D flip-flop 5 Is connected to the clock signal input terminal CK and the input terminal of the inverter 8, and the output terminal of the inverter 8 is connected to the pulse input terminal of the binary counter 9. Further, the binary-divided clock output terminal Q 0 of the binary counter 9 is connected to the clock signal input terminal CK of the D flip-flop 6, and the divided-by-8 clock output terminal Q 2 is the D flip-flop 3
It is connected to the clock signal input terminal CK of. The horizontal sync signal ▲ ▼ is supplied to the clear input terminal CLR of the binary counter 9.
ここに、表示データ信号入力端子１、シフトレジスタ
２、Ｄフリップフロップ３、クロック信号入力端子７、
インバータ８、バイナリー・カウンタ９で、１ビット・
シリアル信号からなる表示データ信号DATA（1B）用の入
力インタフェース回路10が構成されており、また、表示
データ信号入力端子40、41、42、43、Ｄフリップフロッ
プ５、６、クロック信号入力端子７、インバータ８、バ
イナリー・カウンタ９で４ビット・パラレル信号からな
る表示データ信号DATA（4B）用の入力インタフェース回
路11が構成されている。Here, the display data signal input terminal 1, the shift register 2, the D flip-flop 3, the clock signal input terminal 7,
Inverter 8 and binary counter 9 have 1 bit
An input interface circuit 10 is configured for comprising a serial signal display data signal DATA (1B), The display data signal input terminals 4 0, 4 1, 4 2 , 4 3, D flip-flops 5,6, a clock The signal input terminal 7, the inverter 8 and the binary counter 9 constitute an input interface circuit 11 for the display data signal DATA (4B) which is a 4-bit parallel signal.
また、12はセレクタであり、一方の選択入力端子A0、
A1・・・A7、他方の選択入力端子B0、B1・・・B7、出力
端子C0、C1・・・C7及び選択制御信号入力端子12SCを設
けて構成されており、選択制御信号入力端子12SCに選択
制御信号SCとしてハイレベル“H"が供給される場合に
は、一方の選択入力端子A0、A1・・・A7と出力端子C0、
C1・・・C7とを接続し、また、選択制御信号SCとしてロ
ーレベル“L"が供給される場合には、他方の選択入力端
子B0、B1・・・B7と出力端子C0、C1・・・C7とを接続す
るように構成されている。Further, 12 is a selector, and one of the selection input terminals A 0 ,
A 1 ... A 7 , the other selection input terminals B 0 , B 1 ... B 7 , the output terminals C 0 , C 1 ... C 7, and the selection control signal input terminal 12 SC are provided. Therefore, when a high level “H” is supplied as the selection control signal SC to the selection control signal input terminal 12 SC , one of the selection input terminals A 0 , A 1 ... A 7 and the output terminal C 0 ,
When C 1 ... C 7 is connected and the low level “L” is supplied as the selection control signal SC, the other selection input terminals B 0 , B 1 ... B 7 and the output terminal It is configured to connect C 0 , C 1 ... C 7 .
ここに、入力インタフェース回路10を構成するＤフリ
ップフロップ３の出力端子Q0、Q1・・・Q7はそれぞれセ
レクタ12の一方の選択入力端子A0、A1・・・A7に接続さ
れ、また、入力インタフェース回路11を構成するＤフリ
ップフロップ６の出力端子Q0、Q1・・・Q7はそれぞれセ
レクタ12の他方の選択入力端子B0、B1・・・B7に接続さ
れている。また、出力端子C0、C1・・・C7は、内部回路
13の入力端子E0、E1・・・E7に接続されている。Output terminals Q 0 , Q 1 ... Q 7 of the D flip-flop 3 constituting the input interface circuit 10 are connected to one selection input terminals A 0 , A 1 ... A 7 of the selector 12, respectively. The output terminals Q 0 , Q 1 ... Q 7 of the D flip-flop 6 constituting the input interface circuit 11 are connected to the other selection input terminals B 0 , B 1 ... B 7 of the selector 12, respectively. ing. The output terminals C 0 , C 1 ... C 7 are internal circuits.
It is connected to 13 input terminals E 0 , E 1 ... E 7 .
また、14はセレクタ12を制御するセレクタ制御回路で
ある。ここに、このセレクタ制御回路14は、電源電圧V
CCが供給される電源線15を抵抗器16を介して接続スイッ
チ17の固定接点17aに接続するとともに、この接続スイ
ッチ17の可動接点17bを接地し、抵抗器16と接続スイッ
チ17の接続中点をセレクタ12の選択制御信号入力端子12
SCに接続して構成されている。したがって、接続スイッ
チ17をオフ状態とするときは、選択制御信号入力端子12
SCに対して選択制御信号SCとしてハイレベル“H"を供給
でき、また、接続スイッチ17をオン状態とする場合に
は、選択制御信号入力端子12SCに対して選択制御信号SC
としてローレベル“L"を供給することができる。Reference numeral 14 is a selector control circuit that controls the selector 12. Here, the selector control circuit 14
The power supply line 15 to which CC is supplied is connected to the fixed contact 17a of the connection switch 17 via the resistor 16, the movable contact 17b of this connection switch 17 is grounded, and the connection middle point between the resistor 16 and the connection switch 17 is connected. Select control signal input terminal 12 of selector 12
It is configured by connecting to the SC . Therefore, when the connection switch 17 is turned off, the selection control signal input terminal 12
A high level “H” can be supplied as the selection control signal SC to the SC, and when the connection switch 17 is turned on, the selection control signal SC is supplied to the selection control signal input terminal 12 SC .
Can supply a low level "L".
このように構成された表示装置においては、例えば、
表示データ信号DATA（1B）を出力するホストをこの表示
装置に接続する場合には、接続スイッチ17をオフ状態に
することによって、入力インタフェース回路10を選択
し、表示データ信号入力端子１に入力される表示データ
信号DATA（1B）をシフトレジスタ２で８ビット・パラレ
ル信号に変換し、これをＤフリップフロップ３でラッチ
し、セレクタ12を介して内部回路13に供給することがで
きる。In the display device thus configured, for example,
When a host that outputs the display data signal DATA (1B) is connected to this display device, the input interface circuit 10 is selected by turning off the connection switch 17 and input to the display data signal input terminal 1. The display data signal DATA (1B) can be converted into an 8-bit parallel signal by the shift register 2, latched by the D flip-flop 3, and supplied to the internal circuit 13 via the selector 12.
他方、表示データ信号DATA（4B）を出力するホストを
この表示装置に接続する場合には、接続スイッチ17をオ
ン状態にすることによって、入力インタフェース回路11
を選択し、表示データ信号入力端子40、41、42、43に入
力される表示データ信号DATA（4B）をＤフリップフロッ
プ５で８ビット・パラレル信号に変換し、これをＤフリ
ップフロップ６でラッチし、セレクタ12を介して内部回
路13に供給することができる。On the other hand, when a host that outputs the display data signal DATA (4B) is connected to this display device, the input interface circuit 11 is turned on by turning on the connection switch 17.
Is selected, the display data signal DATA (4B) input to the display data signal input terminals 4 0 , 4 1 , 4 2 and 4 3 is converted into an 8-bit parallel signal by the D flip-flop 5, and this is converted into a D flip-flop. It can be supplied to the internal circuit 13 via the selector 12 after being latched by the flip-flop 6.
［発明が解決しようとする課題］ かかる従来の表示装置においては、入力インタフェー
ス回路10又は11の選択を接続スイッチ17を用いて手動で
行わなければならず、このため、選択の間違いや、選択
につき煩わしいという問題点があった。[Problems to be Solved by the Invention] In such a conventional display device, it is necessary to manually select the input interface circuit 10 or 11 by using the connection switch 17. Therefore, an error in selection or a selection There was a problem that it was annoying.
本発明は、かかる点に鑑み、入力インタフェース回路
の選択を自動的に行い、これを手動で行う場合の選択の
間違いや、選択の煩わしさを解消できるようにした表示
装置を提供することを目的とする。In view of the above point, the present invention has an object to provide a display device capable of automatically selecting an input interface circuit and eliminating a selection error and a troublesome selection when manually performing the selection. And
［課題を解決するための手段］ 本発明の表示装置は、第１図にその原理説明図を示す
ように、一水平同期信号周期あたりの表示データの数を
同一とし、入力ビット数を異にする複数の表示データ信
号DATA1、DATA2・・・DATAnに対応して設けられた複数
の入力インタフェース回路181、182・・・18nと、これ
ら複数の入力インタフェース回路181、182・・・18nを
択一的に内部回路13に接続する入力インタフェース選択
回路19とを具備し、複数の表示データ信号DATA1、DATA2
・・・DATAnのうち、いずれか一の表示データ信号DAT
A1、DATA2・・・又はDATAnが入力される表示装置におい
て、入力中の表示データ信号DATA1、DATA2・・・又はDA
TAnとともに入力される入力中の表示データ信号DATA1、
DATA2・・・又はDATAnを読み込むタイミングを示すクロ
ック信号CLK1、CLK2・・・又はCLKnのクロック数を所定
時間、カウントすることにより、入力中の表示データ信
号DATA1、DATA2・・・又はDATAnの入力ビット数を自動
認識する表示データ入力ビット数自動認識回路20を設
け、入力インタフェース選択回路19は、この表示データ
入力ビット数自動認識回路20の認識結果に基づいて、複
数の入力インタフェース回路181、182・・・18nのう
ち、現在、使用されている入力インタフェース回路の選
択を行い、これを内部回路13に接続するように構成され
る。[Means for Solving the Problems] In the display device of the present invention, as shown in the principle explanatory view of FIG. 1, the number of display data per horizontal synchronizing signal period is the same and the number of input bits is different. The plurality of input interface circuits 18 1 , 18 2 ... 18n provided corresponding to the plurality of display data signals DATA 1 , DATA 2 ... DATAn, and the plurality of input interface circuits 18 1 , 18 2 ..A plurality of display data signals DATA 1 and DATA 2 provided with an input interface selection circuit 19 that selectively connects 18n to the internal circuit 13
... Display data signal DAT of any one of DATAn
In a display device to which A 1 , DATA 2 ... Or DATAn is input, the display data signal DATA 1 , DATA 2 ... Or DA being input
Display data signal DATA 1 , which is being input together with TAn,
Display data signals DATA 1 , DATA 2 ... which are being input by counting the number of clock signals CLK 1 , CLK 2, ... Or CLKn indicating the timing of reading DATA 2 ... or DATAn Alternatively, a display data input bit number automatic recognition circuit 20 for automatically recognizing the input bit number of DATAn is provided, and the input interface selection circuit 19 determines a plurality of input interfaces based on the recognition result of the display data input bit number automatic recognition circuit 20. 18n is selected from the circuits 18 1 , 18 2 ... 18n, and is connected to the internal circuit 13.
［作用］ 表示データ信号DATA1、DATA2・・・DATAnは、一水平
同期信号周期あたりの表示データの数を同一とし、入力
ビット数を異にしており、また、これら表示データ信号
DATA1、DATA2・・・DATAnと、使用される入力インタフ
ェース回路181、182・・・18nとは、一対一に対応して
いる。[Operation] The display data signals DATA 1 , DATA 2 ... DATAn have the same number of display data per horizontal sync signal period and different input bit numbers.
DATA 1 , DATA 2 ... DATAn and the input interface circuits 18 1 , 18 2 ... 18n used have a one-to-one correspondence.
そこで、本発明においては、表示データ入力ビット数
自動認識回路20を設け、これにより、入力中の表示デー
タ信号DATA1、DATA2・・・又はDATAnの入力ビット数を
自動認識し、即ち、現在、使用されている入力インタフ
ェース回路を判断し、この判断結果に基づいて、入力イ
ンタフェース選択回路19は、現在、使用されている入力
インタフェース回路の選択を行い、これを内部回路13に
接続するようにしている。Therefore, in the present invention, the display data input bit number automatic recognition circuit 20 is provided, whereby the input bit number of the display data signal DATA 1 , DATA 2 ... Or DATAn being input is automatically recognized, that is, , The input interface circuit being used is determined, and based on the result of this determination, the input interface selection circuit 19 selects the input interface circuit currently being used and connects it to the internal circuit 13. ing.
したがって、入力インタフェース回路181、182・・・
又は18nの選択を第９図従来例のように手動で行う必要
がない。Therefore, the input interface circuits 18 1 , 18 2, ...
Alternatively, it is not necessary to manually select 18n as in the conventional example of FIG.
［実施例］ 以下、第２図ないし第８図を参照して、本発明の一実
施例につき、構成、動作、効果に項を分けて説明する。[Embodiment] With reference to FIG. 2 to FIG. 8, an embodiment of the present invention will be described below in terms of configuration, operation and effect.
なお、本実施例の表示装置は、本発明を第９図従来例
と同様に、表示データ信号DATAとして表示データ信号DA
TA（1B）を出力するホスト又は表示データ信号DATA（4
B）を出力するホストに接続して使用されるプラズマ・
ディスプレイ装置に適用した例である。The display device of the present embodiment is similar to the conventional example of FIG. 9 in that the display data signal DA is used as the display data signal DATA.
Host that outputs TA (1B) or display data signal DATA (4
B) Plasma used by connecting to a host that outputs
It is an example applied to a display device.
一実施例の構成 第２図は本実施例の要部を示す回路図である。本実施
例は、第９図従来例におけるセレクタ制御回路14の代わ
りに、表示データ入力ビット数自動認識回路20を設け、
その他については、第９図従来例と同様に構成したもの
である。そこで、この第２図において第９図に対応する
部分には同一符号を付し、その重複説明は省略する。Configuration of One Embodiment FIG. 2 is a circuit diagram showing a main part of this embodiment. In this embodiment, a display data input bit number automatic recognition circuit 20 is provided in place of the selector control circuit 14 in the conventional example shown in FIG.
Others are the same as those of the conventional example shown in FIG. Therefore, in FIG. 2, parts corresponding to those in FIG. 9 are designated by the same reference numerals, and duplicate description thereof will be omitted.
第３図は表示データ入力ビット数自動認識回路20の一
例を示す回路図である。この表示データ入力ビット数自
動認識回路20は、垂直同期信号入力端子21、水平同期信
号入力端子22、16分周クロック信号入力端子23、カウン
タ・イネーブル信号発生回路24、カウンタ25、キャリー
（CARRY）・ラッチ回路26、選択制御信号出力端子27を
設けて構成されている。なお、16分周クロック信号入力
端子23は、バイナリー・カウンタ９の16分周クロック出
力端子Q3に接続される。FIG. 3 is a circuit diagram showing an example of the display data input bit number automatic recognition circuit 20. The display data input bit number automatic recognition circuit 20 includes a vertical synchronizing signal input terminal 21, a horizontal synchronizing signal input terminal 22, a 16-divided clock signal input terminal 23, a counter enable signal generating circuit 24, a counter 25, and a carry (CARRY). A latch circuit 26 and a selection control signal output terminal 27 are provided. The 16-divided clock signal input terminal 23 is connected to the 16-divided clock output terminal Q 3 of the binary counter 9.
この表示データ入力ビット数自動認識回路20は、クロ
ック信号CLKを16分周した16分周クロック信号のクロッ
ク数を垂直同期信号▲▼に続く第１番目の水
平同期信号▲▼直後の一水平同期信号周期T
HSYNCの期間、カウントして、そのカウント数が40に達
したときは、即ち、一水平同期信号周期THSYNCあたりの
クロック数が640個である表示データ信号DATA（1B）が
入力されているときは、選択制御信号SCとしてハイレベ
ル“H"を出力し、また他方、カウント数が40に達しない
場合には、即ち、一水平同期信号周期THSYNCあたりのク
ロック数が160個である表示データ信号DATA（4B）が入
力されている場合には、選択制御信号SCとしてローレベ
ル“L"を出力するというものである。即ち、この表示デ
ータ入力ビット数自動認識回路20は、第９図従来例にお
いてセレクタ制御回路14によるセレクタ12の制御を自動
化したものである。The display data input bit number automatic recognition circuit 20 divides the clock signal CLK by 16 to obtain the number of clocks of the 16-divided clock signal, which is one horizontal synchronization signal immediately after the first horizontal synchronization signal ▲ ▼ following the vertical synchronization signal ▲ ▼. Signal period T
When the count number reaches 40 during the HSYNC period, that is, when the display data signal DATA (1B) in which the number of clocks per horizontal sync signal period T HSYNC is 640 is input. Outputs a high level “H” as the selection control signal SC, and on the other hand, when the count number does not reach 40, that is, the display data in which the number of clocks per horizontal synchronization signal period THSYNC is 160. When the signal DATA (4B) is input, a low level "L" is output as the selection control signal SC. That is, the display data input bit number automatic recognition circuit 20 is an automatic control of the selector 12 by the selector control circuit 14 in the conventional example of FIG.
ここに、カウンタ・イネーブル信号発生回路24は、第
４図に示すように、垂直同期信号入力端子28、水平同期
信号入力端子29、Ｄフリップフロップ30、31・・・37、
J-Kフリップフロップ38、アンド回路39、40、41、42、
ナンド回路43、インバータ44、オア回路45、46、47、4
8、カウンタ・イネーブル信号出力端子49、クリヤ信号
出力端子50、ロード信号出力端子51を設けて構成されて
おり、垂直同期信号入力端子28及び水平同期信号入力端
子29は、それぞれ表示データ入力ビット数自動認識回路
20の垂直同期信号入力端子21及び水平同期信号入力端子
22に接続されている。As shown in FIG. 4, the counter enable signal generating circuit 24 includes a vertical synchronizing signal input terminal 28, a horizontal synchronizing signal input terminal 29, D flip-flops 30, 31, ... 37,
JK flip-flop 38, AND circuits 39, 40, 41, 42,
NAND circuit 43, inverter 44, OR circuit 45, 46, 47, 4
8, a counter enable signal output terminal 49, a clear signal output terminal 50, and a load signal output terminal 51 are provided, and the vertical sync signal input terminal 28 and the horizontal sync signal input terminal 29 respectively have the number of display data input bits. Automatic recognition circuit
20 vertical sync signal input terminals 21 and horizontal sync signal input terminals
Connected to 22.
このカウンタ・イネーブル信号発生回路24は、垂直同
期信号▲▼及び水平同期信号▲▼
からクリア信号Ｃ、ロード信号Ｌ及びカウンタ・イネー
ブル信号CTREを得、これらをカウンタ25に供給し、カウ
ント動作を制御すると共に、クリア信号Ｃ、カウンタ・
イネーブル信号CTREをキャリー・ラッチ回路26に供給
し、キャリー・ラッチ動作を制御するものである。The counter / enable signal generation circuit 24 includes a vertical synchronization signal ▲ ▼ and a horizontal synchronization signal ▲ ▼.
From the clear signal C, the load signal L and the counter enable signal CTRE, these are supplied to the counter 25 to control the counting operation, and the clear signal C, the counter signal
The enable signal CTRE is supplied to the carry latch circuit 26 to control the carry latch operation.
即ち、このカウンタ・イネーブル信号発生回路24にお
いては、その水平同期信号入力端子29に第７図Ｂに示す
ように、水平同期信号▲▼が入力されると、
Ｄフリップフロップ32、33、34の被反転出力端子Ｑには
それぞれ第７図Ｃ、Ｄ、Ｅに示すような信号が出力され
る。したがって、クリア信号出力端子50及びロード信号
出力端子51にはそれぞれ第７図Ｆ及びＧに示すようなタ
イミングでハイレベル“H"からなるクリア信号Ｃ及びロ
ード信号Ｌが出力され、その後、第７図Ｈに示すよう
に、ハイレベル“H"からなるカウンタ・イネーブル信号
CTREが出力される。このカウンタ・イネーブル信号CTRE
は第８図Ｄに示すように、一水平同期信号周期THSYNCの
期間のみ出力される。なお、第７図Ａは内部クロック信
号を示している。That is, in the counter enable signal generating circuit 24, when the horizontal synchronizing signal ▲ ▼ is input to the horizontal synchronizing signal input terminal 29 as shown in FIG. 7B,
Signals as shown in FIGS. 7C, 7D and 7E are output to the inverted output terminals Q of the D flip-flops 32, 33 and 34, respectively. Therefore, the clear signal output terminal 50 and the load signal output terminal 51 are output with the clear signal C and the load signal L of high level “H” at the timings shown in FIGS. As shown in Fig. H, the counter enable signal consisting of high level "H"
CTRE is output. This counter enable signal CTRE
Is output only during one horizontal synchronization signal period THSYNC , as shown in FIG. 8D . Note that FIG. 7A shows the internal clock signal.
また、カウンタ25は、第５図に示すように、ロード信
号入力端子52、16分周クロック信号入力端子53、内部ク
ロック信号入力端子54、クリヤ信号入力端子55、カウン
タ・イネーブル信号入力端子56、Ｄクリップフロップ5
7、インバータ58、59、60、61、アンド回路62、オア回
路63、40進カウンタ64、キャリー信号出力端子65を設け
て構成されている。ここに、ロード信号入力端子52、ク
リア信号入力端子55、カウンタ・イネーブル信号入力端
子56は、それぞれカウンタ・イネーブル信号発生回路24
のロード信号出力端子51、クリヤ信号出力端子50、カウ
ンタ・イネーブル信号出力端子49に接続されている。ま
た、16分周クロック信号入力端子53は、表示データ入力
ビット数自動認識回路20の16分周クロック信号入力端子
23に接続されている。The counter 25 has a load signal input terminal 52, a 16-divided clock signal input terminal 53, an internal clock signal input terminal 54, a clear signal input terminal 55, a counter enable signal input terminal 56, and a counter enable signal input terminal 56, as shown in FIG. D clip flop 5
7, an inverter 58, 59, 60, 61, an AND circuit 62, an OR circuit 63, a 40-ary counter 64, and a carry signal output terminal 65. The load signal input terminal 52, the clear signal input terminal 55, and the counter enable signal input terminal 56 are respectively connected to the counter enable signal generating circuit 24.
Are connected to the load signal output terminal 51, the clear signal output terminal 50, and the counter enable signal output terminal 49. Further, the divided-by-16 clock signal input terminal 53 is a divided-by-16 clock signal input terminal of the display data input bit number automatic recognition circuit 20.
Connected to 23.
このカウンタ25は、クロック信号CLKを16分周した16
分周クロックをカウントしてそのカウント数が40に達す
ると、第８図Ｅに示すように、ハイレベル“H"からなる
キャリー信号CARRYを出力し、これをキャリー・ラッチ
回路26に供給するものである。This counter 25 divides the clock signal CLK by 16 to obtain 16
When the divided clocks are counted and the count number reaches 40, as shown in FIG. 8E, a carry signal CARRY having a high level "H" is output and supplied to the carry latch circuit 26. Is.
また、キャリー・ラッチ回路26は、第６図に示すよう
に、クリア信号入力端子66、カウンタ・イネーブル信号
入力端子67、キャリー入力端子68、アンド回路69、70、
71、72、Ｄフリップフロップ73、74・・・77、ナンド回
路78、J-Kフリップフロップ79、インバータ80、オア回
路81、選択制御信号出力端子82を設けて構成されてい
る。Further, the carry latch circuit 26, as shown in FIG. 6, has a clear signal input terminal 66, a counter enable signal input terminal 67, a carry input terminal 68, AND circuits 69, 70,
71, 72, D flip-flops 73, 74 ... 77, a NAND circuit 78, a JK flip-flop 79, an inverter 80, an OR circuit 81, and a selection control signal output terminal 82.
ここに、クリア信号入力端子66、カウンタ・イネーブ
ル信号入力端子67は、それぞれカウンタ・イネーブル信
号発生回路24のクリヤ信号出力端子50、カウンタ・イネ
ーブル信号出力端子49に接続されている。また、キャリ
ー信号入力端子68はカウンタ25のキャリー信号出力端子
65に接続されている。また、選択制御信号出力端子82は
表示データ入力ビット数自動認識回路20の選択制御信号
出力端子27に接続されている。Here, the clear signal input terminal 66 and the counter enable signal input terminal 67 are connected to the clear signal output terminal 50 and the counter enable signal output terminal 49 of the counter enable signal generating circuit 24, respectively. The carry signal input terminal 68 is a carry signal output terminal of the counter 25.
Connected to 65. The selection control signal output terminal 82 is connected to the selection control signal output terminal 27 of the display data input bit number automatic recognition circuit 20.
このキャリー・ラッチ回路26はカウンタ25からキャリ
ー信号CARRYを供給されたときは、これをラッチし、第
８図Ｆに示すように、選択制御信号SCとしてハイレベル
“H"を一垂直同期信号周期TVSYNCの間、出力し、また、
第８図Ｇに示すように、キャリー信号CARRYを供給され
ないときは、第８図Ｈに示すように、選択制御信号SCと
してローレベル“L"を出力するものである。When the carry signal CARRY is supplied from the counter 25, the carry / latch circuit 26 latches the carry signal CARRY and, as shown in FIG. 8F, sets the high level "H" as the selection control signal SC to one vertical synchronizing signal cycle. Output during T VSYNC , and also
When the carry signal CARRY is not supplied as shown in FIG. 8G, a low level "L" is output as the selection control signal SC as shown in FIG. 8H.
一実施例の動作 かかる本実施例においては、第８図Ａ〜Ｃに示すよう
に、垂直同期信号▲▼の後の第１番目の水平
同期信号▲▼の直後の一水平同期信号周期T
HSYNCの期間、カウンタ・イネーブル信号発生回路24か
らカウンタ25に対してカウンタ・イネーブル信号CTREが
供給されるので、カウンタ25は、この期間、16分周クロ
ックのクロック数をカウントする。Operation of One Embodiment In this embodiment, as shown in FIGS. 8A to 8C, one horizontal sync signal period T immediately after the first horizontal sync signal ▲ ▼ after the vertical sync signal ▲ ▼.
Since the counter enable signal CTRE is supplied from the counter enable signal generation circuit 24 to the counter 25 during the HSYNC period, the counter 25 counts the number of 16-divided clocks during this period.
この結果、カウント数が40に達すると、即ち、一水平
同期信号周期THSYNCあたりのクロック数が640個である
表示データ信号DATA（1B）が入力されている場合には、
カウンタ25はキャリー信号CARRYを出力し、これをキャ
リー・ラッチ回路26に供給し、これに応答して、キャリ
ー・ラッチ回路26は選択制御信号SCとしてハイレベル
“H"を一垂直同期信号周期TVSYNCの期間、出力し、これ
をセレクタ12の選択制御信号入力端子12SCに供給する。
したがって、この場合、セレクタ12は、入力インタフェ
ース回路10、11のうち、現に使用されている入力インタ
フェース回路10を選択し、Ｄフリップフロップ３の出力
端子Q0、Q1・・・Q7をそれぞれ内部回路13の入力端子
E0、E1・・・E7に接続する。この結果、表示データ信号
入力端子１に入力される表示データ信号DATA（1B）はシ
フトレジスタ２で８ビット・パラレル信号に変換され、
その後、Ｄフリップフロップ３及びセレクタ４を介して
内部回路13に転送される。As a result, when the count number reaches 40, that is, when the display data signal DATA (1B) in which the number of clocks per one horizontal synchronization signal period THSYNC is 640 is input,
The counter 25 outputs a carry signal CARRY and supplies the carry signal CARRY to the carry latch circuit 26. In response to this, the carry latch circuit 26 sets the high level “H” as the selection control signal SC to one vertical synchronization signal cycle T. It is output during the VSYNC period and is supplied to the selection control signal input terminal 12 SC of the selector 12.
Therefore, in this case, the selector 12 selects the currently used input interface circuit 10 among the input interface circuits 10 and 11, and outputs the output terminals Q 0 , Q 1 ... Q 7 of the D flip-flop 3 respectively. Input terminal of internal circuit 13
Connect to E 0 , E 1 ... E 7 . As a result, the display data signal DATA (1B) input to the display data signal input terminal 1 is converted into an 8-bit parallel signal by the shift register 2,
After that, it is transferred to the internal circuit 13 via the D flip-flop 3 and the selector 4.
他方、カウント数が40に達しない場合には、即ち、一
水平同期信号周期THSYNCあたりのクロック数が160個で
ある表示データ信号DATA（4B）が入力されている場合に
は、カウンタ25はキャリー信号CARRYを出力しないの
で、この場合には、キャリー・ラッチ回路26は選択制御
信号SCとしてローレベル“L"を出力し、これをセレクタ
12の選択制御信号入力端子12SCに供給する。したがっ
て、この場合、セレクタ12は、入力インタフェース回路
10、11のうち、現に使用されている入力インタフェース
回路11を選択し、Ｄフリップフロップ６の出力端子Q0、
Q1・・・Q7をそれぞれ内部回路13の入力端子E0、E1・・
・E7に接続する。この結果、表示データ信号入力端子
40、41、42、43に入力される表示データ信号DATA（4B）
はＤフリップフロップ５で８ビット・パラレル信号に変
換され、その後、Ｄフリップフロップ６及びセレクタ12
を介して内部回路13に転送される。On the other hand, when the number of counts does not reach 40, that is, when the display data signal DATA (4B) having 160 clocks per one horizontal synchronization signal cycle TH HSYNC is input, the counter 25 displays Since the carry signal CARRY is not output, in this case, the carry latch circuit 26 outputs a low level “L” as the selection control signal SC, and this is selected by the selector.
12 select control signal input pin 12 SC . Therefore, in this case, the selector 12 is the input interface circuit.
The currently used input interface circuit 11 is selected from among 10 and 11, and the output terminal Q 0 of the D flip-flop 6 is selected.
Q 1 ... Q 7 are respectively connected to the input terminals E 0 , E 1 ... of the internal circuit 13.
・ Connect to E 7 . As a result, the display data signal input terminal
Display data signal DATA (4B) input to 4 0 , 4 1 , 4 2 and 4 3
Is converted into an 8-bit parallel signal by the D flip-flop 5, and then the D flip-flop 6 and the selector 12
Is transferred to the internal circuit 13 via.
一実施例の効果 以上のように、本実施例によれば、カウンタ・イネー
ブル信号発生回路24、カウンタ25及びキャリー・ラッチ
回路26からなる表示データ入力ビット数自動認識回路20
を設け、これにより、入力中の表示データ信号DATAが１
ビット・シリアル信号からなる表示データ信号DATA（1
B）であるか、又は、４ビット・パラレル信号からなる
表示データ信号DATA（4B）であるかを判断し、即ち、現
在、使用されている入力インタフェース回路が入力イン
タフェース回路10であるか、入力インタフェース回路11
であるかを判断し、この判断結果に基づいて、現在、使
用されている入力インタフェース回路の選択を行い、こ
れを内部回路13に接続することにより、入力インタフェ
ース回路10又は11の選択を自動的に行うようにしている
ので、これを手動で行う場合の選択の間違いや、選択の
煩わしさという問題点を解消することができる。As described above, according to this embodiment, the display data input bit number automatic recognition circuit 20 including the counter enable signal generation circuit 24, the counter 25, and the carry latch circuit 26 is recognized.
The display data signal DATA being input is set to 1
Display data signal DATA (1
B) or a display data signal DATA (4B) consisting of a 4-bit parallel signal, that is, whether the input interface circuit currently used is the input interface circuit 10 or the input Interface circuit 11
The input interface circuit currently in use is selected based on this determination result, and by connecting this to the internal circuit 13, the selection of the input interface circuit 10 or 11 is automatically performed. Therefore, it is possible to solve the problems of incorrect selection and troublesome selection when manually performing this.
なお、上述の実施例においては、クロック信号CLKを1
6分周した16分周クロックのクロック数をカウントする
ようにした場合について説明したが、この代わりに、分
周しないクロック信号CLKそのもの、又は２分周した２
分周クロック信号、４分周した４分周クロック信号等、
種々に分周した分周クロック信号のクロック数をカウン
トするようにしても良い。In the above-mentioned embodiment, the clock signal CLK is set to 1
The case where the number of clocks of the 16-divided clock divided by 6 is counted has been described. However, instead of this, the clock signal CLK itself which is not divided or 2 divided by 2 is used.
Divided clock signal, divided by 4 clock signal, etc.
It is also possible to count the number of clocks of the divided clock signal that has been divided in various ways.
また、上述の実施例においては、入力インタフェース
回路としてシリアル信号用の入力インタフェース回路10
及び４ビット・パラレル信号用の入力インタフェース回
路11を設けた場合について説明したが、その他、本発明
は、８ビット・パラレル信号用、16ビット・パラレル信
号用等、種々の入力インタフェース回路を設ける表示装
置にも適用することができるものである。In the above-described embodiment, the input interface circuit 10 for serial signals is used as the input interface circuit.
Also, the case where the input interface circuit 11 for the 4-bit parallel signal is provided has been described. In addition, the present invention provides a display provided with various input interface circuits for the 8-bit parallel signal, the 16-bit parallel signal, and the like. It can also be applied to a device.
［発明の効果］ 以上のように、本発明によれば、表示データ入力ビッ
ト数自動認識回路を設け、入力インタフェース回路の選
択を自動的に行うように構成したことにより、これを手
動で行う場合の選択の間違いや、選択の煩わしさという
問題点を解消することができる。[Effects of the Invention] As described above, according to the present invention, the display data input bit number automatic recognition circuit is provided and the input interface circuit is automatically selected. It is possible to solve the problems of wrong selection and troublesome selection.
第１図は本発明の原理説明図、 第２図は本発明の一実施例の要部を示す回路図、 第３図は本発明の一実施例を構成する表示データ入力ビ
ット数自動認識回路の一例を示す回路図、 第４図は第３図例の表示データ入力ビット数自動認識回
路を構成するカウンタ・イネーブル信号発生回路を示す
回路図、 第５図は第３図例の表示データ入力ビット数自動認識回
路を構成するカウンタを示す回路図、 第６図は第３図例の表示データ入力ビット数自動認識回
路を構成するキャリー・ラッチ回路を示す回路図、 第７図は第４図例のカウンタ・イネーブル信号発生回路
の動作を示すタイムチャート、 第８図は第５図例のカウンタ及び第６図例のキャリー・
ラッチ回路の動作を示すタイムチャート、 第９図は従来の表示装置（ブラズマ・ディスプレイ装
置）の要部（入力インタフェース部）を示す回路図、 第10図、第11図、第12図はそれぞれ第９図従来例を説明
するためのタイムチャートである。 13……内部回路 181〜18n……入力インタフェース回路 19……入力インタフェース選択回路 20……表示データ入力ビット数自動認識回路 DATA1〜DATAn……表示データ信号FIG. 1 is a diagram for explaining the principle of the present invention, FIG. 2 is a circuit diagram showing an essential part of an embodiment of the present invention, and FIG. 3 is a display data input bit number automatic recognition circuit which constitutes an embodiment of the present invention. FIG. 4 is a circuit diagram showing a counter enable signal generating circuit which constitutes the display data input bit number automatic recognition circuit of FIG. 3, FIG. 5 is a display data input of FIG. FIG. 6 is a circuit diagram showing a counter constituting the bit number automatic recognition circuit, FIG. 6 is a circuit diagram showing a carry latch circuit constituting the display data input bit number automatic recognition circuit of FIG. 3, and FIG. 7 is FIG. FIG. 8 is a time chart showing the operation of the counter enable signal generating circuit of the example, FIG. 8 is the counter of the example of FIG. 5 and the carry of the example of FIG.
A time chart showing the operation of the latch circuit, FIG. 9 is a circuit diagram showing a main part (input interface part) of a conventional display device (plasma display device), FIG. 10, FIG. 11 and FIG. 9 is a time chart for explaining a conventional example. 13 …… Internal circuit 18 1 ～ 18n …… Input interface circuit 19 …… Input interface selection circuit 20 …… Display data input bit number automatic recognition circuit DATA 1 ～ DATAn …… Display data signal
Claims (1)
数を同一とし、入力ビット数を異にする複数の表示デー
タ信号（DATA1、DATA2・・・DATAn）に対応して設けら
れた複数の入力インタフェース回路（181、182・・・18
n）と、 これら複数の入力インタフェース回路（181、182・・・
18n）を択一的に内部回路（13）に接続する入力インタ
フェース選択回路（19）とを具備し、 前記複数の表示データ信号（DATA1、DATA2・・・DATA
n）のうち、いずれか一の表示データ信号（DATA1、DATA
2・・・又はDATAn）が入力される表示装置において、 入力中の表示データ信号（DATA1、DATA2・・・又はDATA
n）とともに入力される前記入力中の表示データ信号（D
ATA1、DATA2・・・又はDATAn）を読み込むタイミングを
示すクロック信号（CLK1、CLK2・・・又はCLKn）のクロ
ック数を所定時間、カウントすることにより、前記入力
中の表示データ信号（DATA1、DATA2・・・又はDATAn）
の入力ビット数を自動認識する表示データ入力ビット数
自動認識回路（20）を設け、 前記入力インタフェース選択回路（19）は、前記表示デ
ータ入力ビット数自動認識回路（20）の認識結果に基づ
いて、前記複数の入力インタフェース回路（181、182・
・・18n）のうち、現在、使用されている入力インタフ
ェース回路の選択を行い、これを内部回路（13）に接続
することを特徴とする表示装置。1. A plurality of display data signals (DATA 1 , DATA 2 ... DATAn) having the same number of display data per horizontal synchronizing signal period and different input bits are provided. Multiple input interface circuits (18 1 , 18 2 ... 18
and n), the plurality of input interface circuit (18 1, 18 2 ...
18n) is selectively connected to the internal circuit (13) and an input interface selection circuit (19) is provided, and the plurality of display data signals (DATA 1 , DATA 2 ... DATA)
n), one of the display data signals (DATA 1 , DATA
2 ... or DATAn) is input to the display device, the display data signal (DATA 1 , DATA 2 ... or DATA) being input
n) the display data signal (D
ATA 1 , DATA 2 ... Or DATAn) The clock number of the clock signal (CLK 1 , CLK 2 ... Or CLKn) that indicates the timing of reading the display data signal ( DATA 1 , DATA 2 ... or DATAn)
A display data input bit number automatic recognition circuit (20) for automatically recognizing the input bit number of the display data input bit number automatic recognition circuit (20). , The plurality of input interface circuits (18 1 , 18 2 ,
..A display device characterized by selecting an input interface circuit currently used among 18n) and connecting this to an internal circuit (13).
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1255865A JP2552005B2 (en) | 1989-09-29 | 1989-09-29 | Display device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1255865A JP2552005B2 (en) | 1989-09-29 | 1989-09-29 | Display device |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH03118630A JPH03118630A (en) | 1991-05-21 |
| JP2552005B2 true JP2552005B2 (en) | 1996-11-06 |
Family
ID=17284656
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1255865A Expired - Lifetime JP2552005B2 (en) | 1989-09-29 | 1989-09-29 | Display device |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2552005B2 (en) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2013190696A1 (en) | 2012-06-22 | 2013-12-27 | 不二精工 株式会社 | Winding device |
Family Cites Families (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6010331A (en) * | 1983-06-30 | 1985-01-19 | Toshiba Corp | Crt interface circuit |
| JPS60169686U (en) * | 1984-04-13 | 1985-11-11 | インタ−ナショナル ビジネス マシ−ンズ コ−ポレ−ション | CRT display device |
-
1989
- 1989-09-29 JP JP1255865A patent/JP2552005B2/en not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPH03118630A (en) | 1991-05-21 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US4641261A (en) | Universal interface circuit for microprocessor peripherals | |
| US4417320A (en) | Interface for data communication systems using serial biphase data transmissions | |
| EP0313875A2 (en) | Serializer deserializer circuit | |
| JPH11184578A (en) | Hot plug controller for pci bus | |
| JPH0319740B2 (en) | ||
| US5341480A (en) | Method and apparatus for providing a two conductor serial bus | |
| CA2111264A1 (en) | System and method for peripheral data transfer | |
| EP0416513B1 (en) | Fifo memory device | |
| US5033001A (en) | Dual mode memory read cycle time reduction system which generates read data clock signals from shifted and synchronized trigger signals | |
| JP2552005B2 (en) | Display device | |
| JPH01500317A (en) | electronic counter | |
| JP2641276B2 (en) | Two-stage synchronizer | |
| JP2813237B2 (en) | Setting method of clock delay time for IC test | |
| JPH0342810B2 (en) | ||
| JPS6135580B2 (en) | ||
| US4584619A (en) | Programmable servo pattern generator | |
| JPS6012581A (en) | Display | |
| JP2003255025A (en) | Semiconductor integrated circuit | |
| SU1453411A1 (en) | Device for interfacing subscribers with electronic computer | |
| JP2606455B2 (en) | Observation and trigger channel switching signal generator | |
| KR970008525B1 (en) | Data communication of a plural micom | |
| JPH0565831B2 (en) | ||
| JP2508322B2 (en) | Serial I / O circuit built-in micro computer | |
| JP2658327B2 (en) | Logic circuit | |
| JPH06141052A (en) | Data transfer method and data reception circuit |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 19960709 |