JP2548911B2 - Programmable logic device with test circuit - Google Patents
Programmable logic device with test circuitInfo
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Description
【発明の詳細な説明】 （技術分野） 本発明は、記憶素子にプログラムを施すことにより、
任意の論理回路を構成することのできるプログラマブル
・ロジック・デバイス（PLD）に関し、特に出力バッフ
ァが３−ステートバッファになっており、その制御が内
部の積項を通じて行なわれるプログラマブル・ロジック
・デバイスに関するものである。Description: TECHNICAL FIELD The present invention is
Programmable logic device (PLD) capable of forming an arbitrary logic circuit, in particular, a programmable logic device in which an output buffer is a 3-state buffer and its control is performed through an internal product term Is.
プログラマブル・ロジック・デバイスには、ANDアレ
イとORアレイがともにプログラム可能なPLA、ANDアレイ
がプログラム可能でORアレイが固定されているPLA、及
びANDアレイが固定でORアレイがプログラム可能なもの
が含まれる。Programmable logic devices include PLA with both AND and OR arrays programmable, PLA with programmable AND array and fixed OR array, and fixed AND array with programmable OR array Be done.
（従来技術） 出力バッファが３−ステートになっており、その制御
が内部の積項を通じて行なわれるプログラマブル・ロジ
ック・デバイスの例（この例ではPAL）を第２図に示
す。(Prior Art) FIG. 2 shows an example (PAL in this example) of a programmable logic device in which an output buffer is 3-stated and its control is performed through an internal product term.
２−１〜２−ｍは入力線であり、各一対の入力線（例
えば入力線２−１と２−２、など）は入力駆動回路４−
１〜４−ｌにそれぞれ接続され、入力信号I1〜Il又はそ
の反転信号の供給を受ける。６−１〜６−ｎは積項であ
り、各積項６−１〜６−ｎにはそれぞれANDセンスアン
プ８−１〜８−ｎが設けられている。積項６−２〜６−
ｎはOR回路10の各入力に接続され、OR回路10の出力は３
−ステートバッファ12を経て出力端子14に接続されてい
る。Reference numerals 2-1 to 2-m denote input lines, and each pair of input lines (for example, input lines 2-1 and 2-2) has an input drive circuit 4-.
1 to 4-l are respectively connected to receive the input signals I 1 to Il or their inverted signals. 6-1 to 6-n are product terms, and AND sense amplifiers 8-1 to 8-n are provided in the respective product terms 6-1 to 6-n. Product terms 6-2 to 6-
n is connected to each input of the OR circuit 10, and the output of the OR circuit 10 is 3
-Connected to the output terminal 14 via the state buffer 12.
入力線２−１〜２−ｍと積項６−１〜６−ｎの交差部
分はANDアレイを構成し、各交差部分には、例えば第３
図に示されるFAMOSのEPROMにてなる記憶素子M11〜Mnmが
設けられており、それらの記憶素子M11〜Mnmに書込みを
行なうか行なわないかにより、入力線２−１〜２−ｍと
積項６−１〜６−ｎとの接続関係をプログラムすること
ができる。ただし、記憶素子M11〜Mnmはこれに限られな
い。The intersections of the input lines 2-1 to 2-m and the product terms 6-1 to 6-n form an AND array, and each intersection has, for example, the third line.
The memory elements M 11 to Mnm composed of the FAROM EPROM shown in the figure are provided. Depending on whether the memory elements M 11 to Mnm are written or not, the input lines 2-1 to 2-m are selected. The connection relation with the product terms 6-1 to 6-n can be programmed. However, the memory elements M 11 to Mnm are not limited to this.
積項６−１は３−ステートバッファ12の制御入力に接
続されている。したがって、OR回路10の出力を出力端子
14から読み出す動作は、積項６−１により制御される。The product term 6-1 is connected to the control input of the 3-state buffer 12. Therefore, the output of the OR circuit 10
The operation of reading from 14 is controlled by the product term 6-1.
プログラマブル・ロジック・デバイス全体としては図
のような回路が複数個設けられる。The programmable logic device as a whole is provided with a plurality of circuits as shown in the figure.
このようなプログラマブル・ロジック・デバイスにテ
スト回路を設ける場合、第２図中に示されるようなもの
が考えられる。16はテスト信号Itが供給されるテスト入
力線であり、このテスト入力線16と積項６−１〜６−ｎ
との交差部分には、ANDアレイに設けられている記憶素
子と同じ記憶素子Mt1〜Mtnが設けられている。Mt1〜Mtn
には書込みは行なわれない。When providing a test circuit in such a programmable logic device, the one shown in FIG. 2 can be considered. Reference numeral 16 is a test input line to which the test signal It is supplied, and the test input line 16 and the product terms 6-1 to 6-n.
Storage elements Mt 1 to Mtn, which are the same as the storage elements provided in the AND array, are provided at the intersections with and. Mt 1 ~ Mtn
Is not written to.
18−１〜18−ｎは積項６−１〜６−ｎを選択する入力
線であり、各入力線18−１〜18−ｎは各積項６−１〜６
−ｎに設けられたMOSトランジスタQ1〜Qnの回路に接続
されている。18-1 to 18-n are input lines for selecting the product terms 6-1 to 6-n, and the respective input lines 18-1 to 18-n are the product terms 6-1 to 6
It is connected to the circuit of the MOS transistors Q 1 to Qn provided in −n.
このテスト回路を備えたプログラマブル・ロジック・
デバイスにおいて、記憶素子M11〜Mnmにプログラムを施
すことなく、ロジックテストや入出力伝搬遅延時間の測
定を行なう。MOSトランジスタQ1を選択したとき（D1＝
Ｌレベル、D2〜Dn＝Ｈレベル）、テスト信号Itの入力に
より積項６−１をＬレベル又はＨレベルに選択できる。
このとき積項６−２〜６−ｎはＬレベルである。Programmable logic with this test circuit
In the device, the logic test and the input / output propagation delay time are measured without programming the memory elements M 11 to Mnm. When MOS transistor Q1 is selected (D 1 =
The L-level, D 2 to Dn = H-level) and the input of the test signal It can select the product term 6-1 to L-level or H-level.
At this time, the product terms 6-2 to 6-n are at the L level.
しかし、これでは出力端子14にはＬレベルと高インピ
ーダンス状態しか表われない。さらにMOSトランジスタQ
2〜Qnを順次選択する場合は積項６−１がＬレベルとな
るため、出力は高インピーダンス状態のままになり、テ
スト不能となる。However, with this, only the L level and high impedance state appear at the output terminal 14. Further MOS transistor Q
When 2 to Qn are sequentially selected, the product term 6-1 becomes L level, so that the output remains in the high impedance state and the test is impossible.
（目的） 本発明は、出力バッファの制御が外部端子からではな
く、内部の積項から行なうようなプログラマブル・ロジ
ック・デバイスにおいて、内部の記憶素子にプログラム
をすることなく、ロジックテストや入出力伝搬遅延時間
の測定を行なえるようにするとともに、出力バッファの
制御を行なう積項自身のテストも行なえるようにするこ
とを目的とするものである。(Object) The present invention provides a programmable logic device in which an output buffer is controlled not by an external terminal but by an internal product term, and a logic test or input / output propagation is performed without programming an internal storage element. The purpose is to be able to measure the delay time and also to test the product term itself which controls the output buffer.
（構成） 本発明は、内部の積項を通じて制御される出力バッフ
ァを備えたプログラマブル・ロジック・デバイスであっ
て、前記出力バッファの制御入力には前記内部積項の出
力とテスト時に能動状態となる信号との論理和信号を入
力し、テスト状態のとき前記出力バッファを内部積項の
出力に拘らず能動状態にするとともに、出力バッファの
制御を行なう積項の出力とテスト時に能動状態となる信
号との論理積信号をORアレイに入力し、出力バッファの
出力信号によりその積項の状態をテスト可能にするよう
にしたものである。(Structure) The present invention is a programmable logic device including an output buffer controlled through an internal product term, wherein a control input of the output buffer is in an active state during output with the output of the internal product term. A signal that inputs a logical sum signal with the signal and makes the output buffer active regardless of the output of the internal product term in the test state, and outputs the product term for controlling the output buffer and becomes the active state during the test. The logical product signal of and is input to the OR array, and the state of the product term can be tested by the output signal of the output buffer.
以下、実施例について具体的に説明する。 Examples will be specifically described below.
第１図は本発明をPALに適用した一実施例を表わす。
ただし、第２図と同一部分には同一記号を付して説明を
省略する。FIG. 1 shows an embodiment in which the present invention is applied to PAL.
However, the same parts as those in FIG.
積項６−１の出力はOR回路20の一方の入力に接続さ
れ、OR回路20の出力が３−ステートバッファ12の制御入
力に接続されている。OR回路20の他の入力にはテスト時
に能動状態となるテストモード信号が入力される。これ
により３−ステートバッファ12は積項６−１の出力信号
又はテストモード信号のいずれによっても能動状態にな
ることができる。The output of the product term 6-1 is connected to one input of the OR circuit 20, and the output of the OR circuit 20 is connected to the control input of the 3-state buffer 12. The other input of the OR circuit 20 is input with a test mode signal which becomes active during the test. This allows 3-state buffer 12 to be activated by either the output signal of product term 6-1 or the test mode signal.
積項６−１の出力はまた、AND回路22の一方の入力に
接続され、AND回路22の他方の入力にはテストモード信
号が入力される。AND回路22の出力はOR回路10の入力に
接続されている。これにより、テストモード時に積項６
−１の出力信号がOR回路10に入力されるようになってい
る。The output of the product term 6-1 is also connected to one input of the AND circuit 22, and the test mode signal is input to the other input of the AND circuit 22. The output of the AND circuit 22 is connected to the input of the OR circuit 10. As a result, in the test mode, the product term 6
The output signal of -1 is input to the OR circuit 10.
また、本実施例ではOR回路10の出力と３−ステートバ
ッファ12の入力の間に出力レジスタ（フリップフロッ
プ）24が設けられており、トランスファーゲート26−1,
26−２によりその出力レジスタ24を通すか通さないかの
選択ができるようになっている。トランスファーゲート
26−1,26−２の制御入力にはOR回路28の出力が接続さ
れ、OR回路28の入力にはAND回路30,32の出力が接続され
ている。AND回路30の一方の入力にはANDアレイの記憶素
子と同じ記憶素子SWMが接続され、他方の入力にはテス
トモード信号が反転して入力される。AND回路32の一方
の入力には外部端子から与えられるテスト出力選択信号
が入力され、AND回路32の他方の入力にはテストモード
信号が入力される。Further, in this embodiment, an output register (flip-flop) 24 is provided between the output of the OR circuit 10 and the input of the 3-state buffer 12, and the transfer gate 26-1,
26-2 makes it possible to select whether the output register 24 is passed or not. Transfer gate
The outputs of the OR circuit 28 are connected to the control inputs of 26-1 and 26-2, and the outputs of the AND circuits 30 and 32 are connected to the inputs of the OR circuit 28. The same storage element SWM as the storage element of the AND array is connected to one input of the AND circuit 30, and the test mode signal is inverted and input to the other input. A test output selection signal given from an external terminal is input to one input of the AND circuit 32, and a test mode signal is input to the other input of the AND circuit 32.
次に、本実施例の動作について説明する。 Next, the operation of this embodiment will be described.
テスト状態になれば、テストモード信号がＨレベルと
なる。これにより、出力バッファ12は常に能動状態とな
って出力端子14より内部の状態を見ることができる。さ
らに積項６−１はOR回路10へ接続されるため、積項６−
２〜６−ｎと同様にテスト可能となる。In the test state, the test mode signal becomes H level. As a result, the output buffer 12 is always in the active state and the internal state can be seen from the output terminal 14. Further, since the product term 6-1 is connected to the OR circuit 10, the product term 6-
It becomes possible to test similarly to 2 to 6-n.
また、テスト状態ではAND回路30が非能動状態、AND回
路32が能動状態となるため、テスト出力選択信号により
トランスファーゲート26−１又は26−２のいずれかを導
通状態として、OR回路10の出力を出力レジスタ24を通す
か通さないかを選択することができる。Further, since the AND circuit 30 is inactive and the AND circuit 32 is active in the test state, either the transfer gate 26-1 or 26-2 is made conductive by the test output selection signal, and the output of the OR circuit 10 is output. It is possible to select whether to pass the output register 24.
通常の動作時（テスト状態でないとき）には、テスト
モード信号がＬレベルとなる。これにより積項６−１の
出力信号はOR回路10には入力されず、３−ステートバッ
ファ12の制御入力のみに入力されるようになる。During normal operation (when not in the test state), the test mode signal becomes L level. As a result, the output signal of the product term 6-1 is not input to the OR circuit 10, but only to the control input of the 3-state buffer 12.
また、AND回路30が能動状態、AND回路32が非能動状態
となるため、記憶素子SWMの状態（プログラムされてい
るか否か）により、トランスファーゲート26−１又は26
−２のいずれかが選択されて導通状態となる。Further, since the AND circuit 30 is in the active state and the AND circuit 32 is in the inactive state, the transfer gate 26-1 or 26 is transferred depending on the state of the storage element SWM (whether or not programmed).
Any one of -2 is selected to be in a conductive state.
OR回路28、AND回路30,32の回路部分は、適用するプロ
グラマブル・ロジック・デバイスが出力レジスタの切換
え機能をもっていなけれは不用であるのは当然である。
また、この回路部分は、テスト時に余分な外部端子がな
く、テスト出力選択信号を作りだすことができなけれ
ば、省くことも可能である。その場合は出力レジスタ24
を通したパスか通さないパスかのいずれか一方しかテス
トできないが、AND/ORのアレイについてはテストでき
る。Of course, it is unnecessary for the circuit portions of the OR circuit 28 and the AND circuits 30 and 32 unless the programmable logic device to be applied has the output register switching function.
In addition, this circuit portion can be omitted if there is no extra external terminal at the time of testing and a test output selection signal cannot be generated. In that case, output register 24
You can only test paths that pass through or paths that do not pass, but you can test for arrays of AND / OR.
（効果） 本発明では、出力バッファの制御が内部の積項の出力
によって行なわれるようなプログラマブル・ロジック・
デバイスにおいて、出力バッファの制御入力には内部積
項の出力とテスト時に能動状態となる信号との論理和信
号を入力したので、テスト状態のとき出力バッファが内
部積項の出力に拘らず能動状態となる。その結果、内部
のAND/ORアレイにプログラムを行なうことなく、ロジッ
クテストや入出力伝搬遅延時間をテストを行なうことが
できる。(Effect) In the present invention, a programmable logic circuit in which the output buffer is controlled by the output of the internal product term
In the device, since the logical sum signal of the output of the internal product term and the signal that becomes the active state during the test is input to the control input of the output buffer, the output buffer is in the active state regardless of the output of the internal product term in the test state. Becomes As a result, the logic test and the input / output propagation delay time can be tested without programming the internal AND / OR array.
また、出力バッファの制御を行なう積項の出力とテス
ト時に能動状態となる信号との論理積信号をORアレイに
入力したので、出力バッファの出力信号によりその制御
用積項の状態もテストすることができる。Also, since the logical product signal of the output of the product term that controls the output buffer and the signal that becomes active during the test is input to the OR array, the state of the control product term should also be tested by the output signal of the output buffer. You can
第１図は一実施例を示す回路図、第２図は比較のための
プログラマブル・ロジック・デバイスを示す回路図、第
３図は記憶素子の一例を示す回路図である。 ６−１〜６−ｎ……積項、 10……OR回路、 12……３−ステートバッファ、 20……OR回路、 22……AND回路。FIG. 1 is a circuit diagram showing an embodiment, FIG. 2 is a circuit diagram showing a programmable logic device for comparison, and FIG. 3 is a circuit diagram showing an example of a memory element. 6-1 to 6-n ... Product term, 10 ... OR circuit, 12 ... 3-state buffer, 20 ... OR circuit, 22 ... AND circuit.
Claims (2)
レイとORアレイ、及び内部の積項を通じて前記ORアレイ
からの出力が制御される出力バッファを備えたプログラ
マブル・ロジック・デバイスにおいて、 前記出力バッファの制御入力には前記内部積項の出力と
テスト時に能動状態となる信号との論理和信号を入力
し、テスト状態のとき前記出力バッファを内部積項の出
力にかかわらず能動状態とするとともに、 出力バッファの制御を行なう前記積項の出力とテスト時
に能動状態となる前記信号との論理積信号を前記ORアレ
イに入力し、前記出力バッファの出力信号によりその積
項の状態をテスト可能にしたことを特徴とするプログラ
マブル・ロジック・デバイス。1. A programmable logic device comprising at least one programmable AND array and an OR array, and an output buffer whose output from the OR array is controlled through internal product terms. A logical sum signal of the output of the internal product term and a signal that becomes active at the time of test is input to the input, and in the test state, the output buffer is made active regardless of the output of the internal product term. The logical product signal of the output of the product term that controls the above and the signal that becomes the active state during the test is input to the OR array, and the state of the product term can be tested by the output signal of the output buffer. Characteristic programmable logic device.
出力レジスタを設け、そのレジスタを通すパスと通さな
いパスの選択を可能にするゲート回路を設けるととも
に、テスト時にも外部端子によりその選択の切換えを可
能にした特許請求の範囲第１項に記載のプログラマブル
・ロジック・デバイス。2. An output register is provided between the OR array and the output buffer, and a gate circuit is provided to enable selection of a path through the register and a path through which the register does not pass, and at the time of testing, the selection is made by an external terminal. A programmable logic device according to claim 1, wherein the programmable logic device is capable of switching.
Priority Applications (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60232992A JP2548911B2 (en) | 1985-10-17 | 1985-10-17 | Programmable logic device with test circuit |
| US06903781 US4763020B1 (en) | 1985-09-06 | 1986-09-04 | Programmable logic device having plural programmable function cells |
| US07/199,122 US4857773A (en) | 1985-09-06 | 1988-08-01 | Programming logic device with test-signal enabled output |
| US07/555,364 US4992679A (en) | 1985-09-06 | 1990-07-16 | Programming logic device with multiple independent feedbacks per input/output terminal |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60232992A JP2548911B2 (en) | 1985-10-17 | 1985-10-17 | Programmable logic device with test circuit |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS6292519A JPS6292519A (en) | 1987-04-28 |
| JP2548911B2 true JP2548911B2 (en) | 1996-10-30 |
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Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP60232992A Expired - Fee Related JP2548911B2 (en) | 1985-09-06 | 1985-10-17 | Programmable logic device with test circuit |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2548911B2 (en) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN100353364C (en) * | 2002-09-24 | 2007-12-05 | 阿纳洛格装置公司 | Test mode control circuit for reconfiguring a device pin of an integrated circuit chip |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR920006993A (en) * | 1990-09-28 | 1992-04-28 | 정몽헌 | EPLD input / output macrocell test circuit |
Family Cites Families (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS57119523A (en) * | 1981-01-19 | 1982-07-26 | Nec Corp | Programmable logic array |
-
1985
- 1985-10-17 JP JP60232992A patent/JP2548911B2/en not_active Expired - Fee Related
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN100353364C (en) * | 2002-09-24 | 2007-12-05 | 阿纳洛格装置公司 | Test mode control circuit for reconfiguring a device pin of an integrated circuit chip |
Also Published As
| Publication number | Publication date |
|---|---|
| JPS6292519A (en) | 1987-04-28 |
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